ModelsimQuestaSim教程 基础篇

Modelsim/QuestaSim教程——基础篇

2015-08-28 17:44 661人阅读 评论(0) 收藏 举报

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FPGA（12）

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写完HDL代码，当然要仿真一下，这时可以使用quartus自带的qsim或者ISE自带的isim来仿真，但是，业界推荐使用Modelsim。

Modelsim的版本比较多，一般是用功能最全的SE版，不建议用AE/ASE/XE等其它版本。 其中，AE/ASE是集成了Altera库的版本（仿真quartus的IP核，会轻松很多），XE是集成了Xilinx库的版本（仿真ISE的IP核，会轻松很多）。

QuestaSim其实就是Modelsim的扩展版，增加了System Verilog仿真的功能，除此之外，几乎没区别。这里以QuestaSim为例，介绍如何使用testbench来仿真HDL代码。 这里，不建议使用quartus或者ISE直接调用QuestaSim（问题多多），而是在QuestaSim下新建工程。

1、准备好HDL和testbench文件。 因为QuestaSim不支持原理图输入方式，所以，如果你的工程有原理图的话，一定要先转成HDL（在本博客的《彻底掌握Quartus》有介绍）。 然后，在Assignments->Settings。

设置好仿真工具，这里选Modelsim就可以了。

在Processing->Start->开始生成testbench模板。

如果成功生成模板的话，会有如下字样显示。

在工程目录下，simulation\\modelsim文件夹里，可以找到这个tb文件。 再把HDL文件和tb文件都拷贝在一个文件夹里面，如下图所示。

2、仿真。 新建工程。

填好工程名和工程目录。

添加已存在的文件（就刚才准备好的HDL文件和tb文件）。

这里Reference from current location是引用文件路径，而Copy to project directory是拷贝到工程目录，这里选择引用就可以了，因为上一步已经拷贝好了。