FPGA期末考试题目
文档编制序号：[KK8UY-LL9IO69-TTO6M3-MTOL89-FTT688]
四、
简答题
1术的发展历程．简述EDA2 技技术？．什么是EDA 3中，什么是自顶．在
EDA技术向法？下的设计方4设计方法有什么．自
顶向下的重要意义？5前现代数字系统．简要说
明目的发展趋势是什么？6字．简
述程。系统设现计代数流7
设．程。计简法述设原计理图流8设计法设计方法．简
述原理图的优缺点。9
综合的步骤是什．什么是综合么
10平台的设计现有．什么是基于平台分为哪几个类型
11数字专用集成电．目前，目前路的设计主要采用三种方式各有什么特点
12技术含义是什么．什么是SOC什么是SOPC
13义．技术和是SOPC什么技术含的区别是什么SOCSOPC技术
14指什么．SOPC技术是技术优势是什么SOPC的
15下功能仿真和时．简要说明一序仿真的异同。设计过程中如果只做功能仿真，不做时序仿真，设计的正确性是否能得到保证？16主要工作是什么．综合完成的 实（完成的主要工作Implement现）是什么
17语．主要的Verilog 言是哪两HDL言的特点是什么HDL 种语
18值与非阻塞赋值．简述阻塞赋的不同。19值和连续赋值的．简述过程赋
区别。20
核．什么叫做的作用是什么IP在设计中IP
21软核，它的特点．什么是IP是什么？22
式将．根据有效形几类根据功能方IP分为哪面的划分分为哪两类
23找表的．比较基于查CPLDFPGA和性能上有何不同系统结构和24流级建模什么是．什么是数据?行为级建模
25指令的作用是什．timescale么。26成设计后，必须．采用
HDL完应（用测对设计的正确性testbench试程序）进行验证。测27FPGA．
分别是基于什么，CPLD什么他们是结构的可编程逻辑结构
28什么结构的可编．CPLD是基于程逻辑器件？其基本结构由哪几部分组成。29么结构的可编程．FPGA是于什
逻辑器件？其基本结构由哪几部分组成。30照．PLD
器件按同，可以分为哪编程方式不几类？31
配．解释编程与念。置这两个概32配．
说明FPGA式，主动配置和置有哪些模从动配置的主要区别是什么？33
FPGA．为什么在系统中要配备一构成的数字个E2PROMPROM或1十．答：（？
代，产生了第一世纪701）二年代（EDA工具。
代，为了适应电2）到了80年子产品在规模和
制作上的需要，应运出现了以计算机仿真和自动布线为核心技术的第二代术。EDA技（
后，随着科学技3）90年代术的发展，出现了以高级语言描述、系统级仿真和综合技术为特征的第三代技术。EDA2就是以计算机为．答：
EDA技术工具，设计者在EDA上，对系统功能软件平台进行描述完成设计文件，
然后由计算机自动地完成逻辑编译割、化简、分化、布局、布线、综合、优和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。3下首先从系统设．答：自
顶向计入手，在顶层进行功能划分和结构设计，并在系统级采用仿真手段验证设计的正确性，然后再逐级设计低层的结构，实现从设计、仿真、测试一体化。其方案的验证与设计、电路与专用集成电路设PCB设计计等都由电子系统设计师借助于EDA4工具完成。于．答：（EDAPLD硬1件）基 和（仿真技术，以便2）工具支撑；采用逐级及早发现问题修改（设计技术使全球3设）计基方于案网；上设计者设计成果共享，设计成果的再利用得到保证系统的设计规模。（4）复杂和效率大幅度提高择器件的类型、。（5）在选规模、硬件结构等方面具有更大的自由度。5
子．答：（（设计最1优）电化在线可“重构”EDO）；（2） 技术。6备、设计输入、．答：
设计准设计处理、器件编程以及相应的功能仿真、时序仿真和器件测试三个设计验证过程。7计流程包括设计．答
：具体设输真、综合、综合入、功能仿后仿真、约束设置、实现、布局布线后仿真、生成配置文件与配置8FPGA
点是容易实现仿．答：主要优真，便于信号的观察和电路的调整。原理图设计方学。但当系统功法直观、易能较复杂时，原理图输入方式效率低，它适应于不太复杂的小系统和复杂系统的综合设计。9描述语言转化成．答：将
硬件硬件电路的过程叫综合。综合主要有三个步骤：转化，优化，映射。10
台的设计方法是．答：基于平近SOC几年提出的设计新方法，是软硬件协同基BBD于块的设计伸，它扩展了设方法的延计重用的理念，强用，包含了时序调系统级复驱BBD动的设计和术，支持软硬件的各种技协同设计，提供系统级的算法和结构分析。现有的设计平台
分为四类：完整的应用平台；以处理器为中心的平台；以片内通信构造为中心的平台；完整的可编程平台。11
全定制设计或基．答：（1）于标准单元的设计。所有的工艺掩模都需要从头设计，可以最大限度地实现电路性能的优化。然而，由于其设计周期很长，设计时间和成本非常高，市场风险也非常大。（
计或基于标准门2）半定制设阵列的设计。采用标准门阵列进行初步设计，待
设后，再对各局部计通过验证功能单元进行优化（
程逻辑器件3）基于可编的设计。PLD设计不需要制作PLD的任何掩模，基本不考虑布局布线问题，设计成本低短，设计的风险，设计周期低。12
是将微处理器、．答：SOC就模拟字IP核、数器IP核和存储控制接口(或片外存据通路、与外部) 、数储系统的数据接口等部件集成在单一芯片上。SOPC
编程逻辑器件的就是基于可SOC13术是以可编程逻．答：设计方案SOPC
技辑器件ASICPLD取代活、高效的技术，更加灵SOCSSOPC解决方案。区与SOC的与别别。ASIC就是FPGA发展的新阶段，SOPC是的SOC区代表了当今电子设向。其基本特征计的发展方是设计人员采用自顶向下的设计方法，对整个系统进行方案设计和功能划分，最后系统的核心电路在可编程器件上实现。14术是以可编程逻．答：
SOPC技辑器件ASIC活、高效的技术，PLD更加取代灵SOCSOPC解决方案。势嵌入的微处理器：（的1技）术运优用软用先进的核；（2）发由于连接延迟时工具；EDA采（3开）间的缩短，可以提供增强的SOPC性能，而且由于封小，产品尺寸也装体积的减减小。15仿真用于验证设．答：仿功能
计的逻辑功能。它是在设计输入完成之后，选择具体器件进行编译之前进行的逻辑功能验证，不包含延时信息。 时序仿真是在选择了具体器件并完成布局、布线之后进行的快速时序检验，并可对设计性能作整体上的分析。由于不同器件的内部延时不一样，不同的布局、布线方案会给延时造响。成不同的影
真，不做时序仿只做功能仿真，设计的正确性是不能得到保证。16
主要工作将硬件．答：综合的描述语言转化成硬件电路。实现（是指将综合输出Implement）的逻辑网表翻译成所选器件的底层模块与硬件原语，将设计映射到器件结构上，进行布局布线，达到在选定器件上实现设计的目的17
Verilog ．答：VHDL和Verilog HDL。言允许用户在不HDL语同的抽象层次上对模，底层描述能电路进行建力较强。18
值：．答：阻塞赋阻 =；必须是后，才进行下一塞赋值完成条语句的执行；赋值一旦完成，等号左边的变量值立刻发生变化 <=,非阻塞赋 在赋值开始时计非阻塞赋值值算表达式右边的值，到了本次仿真周期结束时才更新被赋值变量（即赋值不立刻生效）；非阻塞赋值允许块中其他语句的同时执行。在同一个顺序块中，非阻塞赋值表达式的书写顺序，不影响赋值的结果。19
值和连续赋值的．答：过程赋区别：过程赋值
续赋值 连无关键字（过程
连续赋值除外） assign关键字用““
= ”和能用“<=”赋值=”赋值 只 只initial能出现always 语句和中initial不能出现always和用于驱动寄存器语句中 网线用于驱动20知识产权芯核。．答：
IP是指IP特定电路功能的核是可以完成模块，在设计电路核看做黑匣子，时可以将IP只需保证块与外部电路的IP模接口，无需关心其内部操作。利用使设计师不必了IP核还可以解设计芯片所需要的所有技术，降低了芯片设计的技术难度。核与工业产品不IP同，调用能动，大大减轻工避免重IP复核劳程师的负担，且复制需要花费任何代IP核是不价的。21
以可综合的寄存．答：软核是器（通用库元件的网RTL传）描输述级或表形式提供的可重块。特点：软核用的IP模的使用者要负责实际的实现和布图，它的优势是对工艺技术的适应性很强，方便地移植。由于软核设计以高层次表示，因而软易于重定目标和IP重配置，然而预测序、面积与功率软IP的时诸方面的性能较困难。22
式分：软核、固．答：有效形核和硬核。功能划分：嵌入式核与通用IP块。IP模23
CPLD．答：较：系统结构比FPGA和性
能指标 CPLD集成规模FPGA
（万门） （百万门） 小大逻辑单元（
大 PAL结构）（互连方式PROM小
）结构 总总线 集分
段总线、专用互
连编
程E2ROMEPROM工艺、 编 程SRAM、FLASH类
型固定时重构 ROMRAM、信息、可实性能：逻辑电路
在中小规模范围内价格较便宜，能，选用CPLD直接用于系统。各器件的逻辑规模系统的CPLD覆盖面属中小规模，器件有很宽的可选范围，上市速度快，市场风险小。对于大规模的逻辑电路设计，则多采用FPGA辑FPGA规。因为从逻模上讲，规模范围。覆盖了大中24．答：数据流
级建模是描述数据在寄存器之间流动和处理的过程。行为级建模在更高层次对系统功能和数据流进行描述。25Verilog ．答
型中，所有时延HDL ：在模都用单位时间表述`timescale。使用器指令将单位时编译间与实际时间相关联。用于定义仿真时间、延迟时间的单位和时延精度。26产．答：
(生模拟（激1）励将模拟的输入激波形)；（2）励加入到被测试模块端口并观测其（块的输出与期望3输）出将响被应测；模值进行比较，验证设计的正确与否。27现场可编程门阵．答：
FPGA是列，称是复杂可编程CPLD中文全逻辑器件。其中CPLD项的可编程逻辑是基于乘积结构，于查找表的可编FPGA是基程逻辑结构。28．答：CPLD
是
基于乘积项的可编程结构，基本32构成：逻辑阵列从动串行模式、．答：分为：块元项、可编程连线、LAB扩、展宏从动并行模式、乘单积主动串行、主动并行、JTAG模阵列、式。 器。I/O控制主动配置由可编29 程器件引导配置基于．答：FPGA是过程，从动配置表构。的可SRAM查找则由外部处理器部分是逻辑单元FPGA编的核心程结控制配置过程。： 因为常 33．答阵用 的FPGA的结是由内部逻辑块列LCA，LCA构是基于SRAM矩阵和周围的，掉电后芯片接口模块组成。I/O内的 信息将消LCA逻辑块的行列之内部连线在失，所以配备一个间，占据逻辑块E2PROMPROM或I/O电后，FPGA，使得上的信间的通道，可以接口模块之息由外部加载到由可编程开关以芯任意方式连接形FPGA片成为用户需中，使得成逻辑单元之间要功能的芯片。的互连。七、程序分析与 30件按照编程方式．答： PLD器设计1.设计 7人投票不同，可以分为表决器，当大于熔丝等于4票时输出熔丝开关、浮栅(Fuse)或反为编程技术、01，否则为配置存储器SRAM2.。试描述一个具 31可擦除存储单元．答：基于电 有循环左移和循环右移功能的的Flash EEPROMCPLD 技术或位串入并出移位8的寄存器。 下(Program)载称的为在系统3.实现试描述一个能2倍分频功程过程就是把编；编程编能的模块。4.试描述一个异 程E2CMOS数据写入步复位、二十进制的减法计的过程。而把基单元阵列器。数于5. 试描述一结构的SRAM在系统下载称为 FPGA 查找表的个带进位输入、输出的配器，其中端口：4位全加output [7(Configure)reg [7：0]dout;。置A、B为加数， CIN为进位输
out <= 0; assign dout=fifo;：0] fifo; else always@(posedge clk) out <= in;
if(clr) assign in = ~out; fifo<=0; assign clk_o = out; else endmodule if(LorR) 4.异步复位、二十进 fifo<={fifo[6 制的减法计数器：0],din};：module CNT20(CLK, else RST, CQ, COUT); input CLK,RST; fifo<={din,fifo[7 output[4：0] CQ; 1]};： output COUT; endmodule reg[4：0] CQI; 3.2 reg COUT;块：倍分频功能的模 always @(posedge module CLK or negedge RST) divide2( begin
clk_o, reset);clk , if (!RST) input clk , reset; begin output clk_o; wire in; CQI=5'b0; reg out ; end always clk @ ( posedge else (CQI==5'b0)if
reset)or posedge begin if ( reset) CQI=5'b10100; 入，COUTS出。为为加和，进位输flag_out 否则flag_out =1，
6.步置数、同步清试描述一个同 =015.。下 图是一个零的含有下降沿触发数器8位加法计的D触发器的时7.值和阻塞赋值方分别用持续赋 序电路，试写出此电路的式描述的VerilogHDL设计多路选择器。2选1程序。 8.式描述移位寄存用阻塞赋值方 16图写根据以下原理出相应的器。Verilog程序 9. 1.7现用乘。2for个位语句实数相器：。人投票表决module 10.优先编码器。试描述 8－3voter7(pass,vote); 11.异步清试描述一 个output pass;input[6： 置器。1的0、异步D触发vote;0] reg[2 ：0] sum; 12.位并串转换器。试描述一个 4integer i;reg pass; 13.列设计一个序 always@(vote)begin 检测串行的二进检测器,用于 sum=0; 制for(i=0;i<=6;i续输入三个或三序列,每当连=i+1) 个以上的序列检测器的输1时, if(vote[i]) sum=sum+1;出为 if(sum>4) 下输出为1,其它情况pass=1; （图1）画出0。状 态 else pass=0;end （ 程序。2）写出实现endmodule2.具有循环左移 14.态机实现在时钟设计 一个状和循环右移功能的8位串入并出clk移位寄存器： 测输入的串行数的控制下检module 据“是shiftreg(clr,c状态转移图，并110”，否画为出lk,din,LorR,dout); 写出设计实现程input 序。要求：当串clr,clk,din;行input “数据是LorR; 101 ”时， endCOUT<=1'b1; count(out,data,load ,reset,clk); elseoutput[7 begininput[7：：0] data;0] out; input CQI=CQI-1;load,clk,reset; reg[7：0] out; always @(posedge end COUT<=1'b0; clk) end begin assign CQ=CQI; if endmodule out = 8'h00;(!reset) 5.的带进位输入、输出 else if (load) out module 4位全加器“= data; else adder8(A,B,CIN,S,COout + 1; out = UT);end input[8 endmoduleinput CIN;：0]A,B;选1 7.2多路选择output[8output COUT;： 0]S;器：。 持续赋值 assign module {COUT,S}=A+B+CIN;MUX21_1(out,a,b,selendmodule ); 6. input a,b,sel; 零的同步置数、同步清module 8位计数器：output out; assign out=(sel==0)a：b;
endmodule 阻塞赋值 11; s0;out=0;
else if(c) end d1<=q2;
d2<=xin|q1; module
MUX21_2(out,a,b,sel);input a,b,sel;
output out; reg out; always@(a
sel)or b or begin
if(sel==0)
out=a; else
out=b; end endmodule
8.移位寄存器：阻塞赋值方式描述
module
block3(Q0,Q1,Q2,Q3,din,clk); output Q0,Q1,Q2,Q3;
input clk,din; reg Q0,Q1,Q2,Q3; always clk)@(posedge
begin 还有其他多种方式Q0=din; // Q1=Q0; Q2=Q1; Q3=Q2;endmoduleend 9.2module
个位数相乘：
mult_for(outcome,a,b);parameter size=8;
input[size output[2*size：1] a,b;outcome;：1] reg[2*size
outcome;：1] integer i; always @(a or b)
begin outcome=0;
for(i=1;
i=i+1)i<=size; if(b[i])
outcome=outcome +(a << (i-1));end endmodule
10.8
器：－3优先编码module
encoder8_3(none_on,outcode,a,b,c,d,e,f,g,h);output none_on;
output[2 outcode;：0] input
a,b,c,d,e,f,g,h;reg[3assign
：0] outtemp; {none_on,outcode}=outtemp;always
c or d or e or f or @(a or b or g or h) begin if(h) 11;outtemp=4'b01else 10;outtemp=4'b01if(g) else 01;outtemp=4'b01if(f) else 00;outtemp=4'b01if(e) else outtemp=4'b00if(d) 10;outtemp=4'b00else if(b) 01;outtemp=4'b00else if(a) 00; outtemp=4'b00else 00;outtemp=4'b10 end endmodule 11.置带异步清 0、异步module 1的D触发器： DFF1(q,qn,d,clk,set,reset);input d,clk,set,reset;output q,qn; reg q,qn; always clk @(posedge or negedge reset)or negedge set begin if (!reset) begin q <= 0; qn <= 1; end else if (!set) begin q <= 1; qn <= 0; end else begin q <= d; qn <= ~d; end end endmodule 12.4 module 位并串转换器： serial_pal(clk,reset,en,in,out);input clk,reset,en,in;output[3reg[3：0] out; always ：0] out;clk)@(posedge begin if(reset) else out<=4'h0; endout<={out,in};if(en) endmodule 13. s0设状态图如下：： 还未收到一个有效：初始状态，电路s11 状态：收到一个1后的S2 后：连续收到两个s3的状态1个后的状态：连续收到三个 (2) 1module 实现程序 fsm(clk,ina,out);input clk,ina; output out; reg out; parameter 3'bOO,s1 =3'b10,s3=3'b11;=3'b01,s2 s0 = reg[0always ：1]state; clk)@ (posedge begin state<=s0; out =0; case(state) s0state<=(ina)s1：begin ：s1state<=(ina)s2：begin s0;out=0;： if(clk==1)end end q1<=d1; s2always
state<=(ina)s3： begin clk)@(posedge s0;out=0;：begin end s3end q2<=d2; state<=(ina)s3： begin assign yout=q2;
s0;out=1;：endmodule
end endcase end endmodule 14. 程序：状态图如下： module xx(reset,clk,in,flag_out);input in,clk,reset; output flag_out; reg
cur_state,next_state;parameter s1=1,s2=2,s3=3;always clk reset)or @(posedge posedge if (!reset)cur_state<=s1; else cur_state<=next_state;always@(cur_state) case(cur_state) s1 next_state<=s2;flag：if(in) _out<=0; else next_state<=s1;flg_out<=0;s2 next_state<=s3;flag：if(in) _out<=0; else next_state<=s1;flg_out<=0;s3next_state<=s1;flag： if(!in) _out<=1; else next_state<=s1;flg_out<=0;endcase endmodule 15.VerilogHDL 如下：程序module dtrigger(cl,clk,out1);input cl,clk; output out1; reg d,q,out; always @(clk) begin d<=~(cl|q); if(clk==0) q<=d; out<=~q; assign out1=out;end
endmodule 16.Verilog 下：程序如module trig(xin,clk,yout);input xin,clk; output yout; reg d1,d2,q1,q2; always @(clk) begin
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