lndpfAAAEDA技术—VHDL版期末试卷(含答
案)
-CAL-FENGHAI-(2020YEAR-YICAI)_JINGBIAN
2010—2011学年第一学期期末考试试卷（闭卷）
PORT ( clk,reset,in1 : IN STD_LOGIC;
out1 : OUT STD_LOGIC_VECTOR(3 downto 0)); 年级 专业 （本）课程名称 EDA技术基础
教师出题时请勿超出边界虚线；
2、学生答题前将密封线外的内容填写清楚，答题不得超出密封
线；
3、答题请用蓝、黑钢笔或圆珠笔。
一、单项选择题（30分） 1．以下描述错误的是 C
A．QuartusII是Altera提供的FPGA/CPLD集成开发环境 B．Altera是世界上最大的可编程逻辑器件供应商之一
C．MAX+plusII是Altera前一代FPGA/CPLD集成开发环境QuartusII的更新换代新产品
D．QuartusII完全支持VHDL、Verilog的设计流程
2．以下工具中属于FPGA/CPLD开发工具中的专用综合器的是 B
A．ModelSim B．Leonardo Spectrum C．Active HDL D．QuartusII
3．以下器件中属于Xilinx 公司生产的是 C
A．ispLSI系列器件 B．MAX系列器件 C．XC9500系列器件 D．FLEX系列器件 4．以下关于信号和变量的描述中错误的是 B
A．信号是描述硬件系统的基本数据对象，它的性质类似于连接线 B．信号的定义范围是结构体、进程
1’0’1’OUT INTEGER RANGEINTEGER RANGE图为某一状态机对应的状态图，试用VHDL语言描述这一状态机。（18分）
其它/0000其它/10011/1001S0S10/00000/1100其它/1111其它/11001/1111S3S2
参考程序如下： LIBRARY IEEE; USE FSM2 IS
END;
ARCHITECTURE bhv OF FSM2 IS
TYPE state_type IS (s0, s1, s2, s3);
SIGNALcurrent_ state,next_state: state_type; BEGIN
P1:PROCESS(clk,reset) BEGIN
IF reset = ‘1’ THEN current_state <= s0; ELSIF clk='1' AND clk'EVENT THEN
current_state <=next_state; END IF;
END PROCESS;
P2:PROCESS(current_state) BEGIN
case current_state is
WHEN s0 => IF in1=‘1’THEN next_state<=s1; ELSE next_state<=s0; END IF;
WHEN s1 => IF in1='0'THEN next_state<=S2; ELSE next_state<=s1; END IF;
WHEN s2 => IF in1='1'THEN next_state<=S3; ELSE next_state<=s2; END IF;
WHEN s3 => IF in1='0'THEN next_state<=S0;
ELSE next_state<=s3; END IF; end case; END PROCESS;
p3:PROCESS(current_state) BEGIN
case current_state is
WHEN s0 => IF in1=‘1’THEN out1<=“1001”; ELSE out1<=\ WHEN s1 => IF in1='0'THEN out1<=\ ELSE out1<=\ WHEN s2 => IF in1='1'THEN out1<=\ ELSE out1<=\
2
WHEN s3 => IF in1='1'THEN out1<=\ ELSE out1<=\ end case; END PROCESS; end bhv;
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lndpfAAAEDA技术—VHDL版期末试卷(含答案)
