FPGA基础之脉冲边沿检测原理verilog版本
最近一直忙着找工作。哎，希望保佑我通过二面吧。
verilog的脉冲检测方法一直在用，就那几句话，但一直没想他的原理，今天一个同学说笔试的遇到这个了，我一想，要我写还真写不出来，不懂原理，怎么写啊。死记硬背是我不喜欢的。
网上搜了一下，总结一下几种方法。首先介绍一下基本的原理。
脉冲边沿的特性：两侧电平发生了变
化
如上图所示一个脉冲，既有下降沿也有上升沿（好像是废话），系统的时钟周期一定要比这个小，频率越高越好。后面说为什么 如果检测的是下降沿（通常的按键检测），脉冲边沿的特性就是两侧电平发生了变化，下降沿是高电平变低电平。 根据系统时钟频率检测，如果前后进来的信号发生了变化，这里用的是异或运算。即两个电平不相同则是发生边沿。
思路：设计两个或多个一位的寄存器，用来接收被检测的信号，系统时钟来一次记一次输入信号，如果用了两个寄存器直接异或就可以了。
如果不为0，则发生了边沿，再拼接，拼接顺序假定是{先进reg，后进reg}，则若先进reg=1，后进位0，则是下降沿，即{先进reg，后进reg}=2’b10。
同理相反{先进reg，后进reg}=2’b01，则为上升沿。如果用了多个寄存器则可以更好地检测，防止干扰脉冲。具体看例3：
例1：两个寄存器： reg dly0; reg dly1; wire dc_clk;
always @(posedge clk or negedge rst) begin
if(!rst)begin dly0 <= 1'b0; dly1 <= 1'b0; end else begin
dly0 <= fpga_io;\\\\fpga_io为待测脉冲 dly1 <= dly0; end end
assigndc_clk= dly1 ^ dly0;//fpga_io边沿检测信号 这里值检测了边沿，没判断下降还是上升。 也可以这样：专门判断是否是下降沿：
assign io_xor = dly1 & ~dly0;//因为下降沿特征： 先进来的是高电平，后进来的是低电平，（注意dly0为始终为后进信号）则后进取反再与先进。如果为1，表示信号时下降沿。 判断上升沿类似可推。
例2：两个寄存器，判断了上升还是下降 input data_clk//认为待测数据的时候 reg pre_state;
always @(posedge sys_clk) begin
pre_state <= data_clk;//利用reg下一个时钟才生效的特性. if({pre_state ,data_clk} == 0x01)//0x01上升沿,0x10下降沿 begin .... end end
例3 判断下降沿。多个寄存器。
always @ (posedge clk or negedge rst_n) begin if(!rst_n) begin rs232_rx0 <= 1'b0; rs232_rx1 <= 1'b0; rs232_rx2 <= 1'b0; rs232_rx3 <= 1'b0; end else begin
rs232_rx0 <= rs232_rx; rs232_rx1 <= rs232_rx0; rs232_rx2 <= rs232_rx1; rs232_rx3 <= rs232_rx2; end end
//这种方法可以滤除20-40ns的毛刺
assign neg_rs232_rx = rs232_rx3 & rs232_rx2 & ~rs232_rx1 & ~rs232_rx0;//这种方法引自特权同学的代码
易分析，后进信号rs232_rx0，rs232_rx1，必须都为0，且先进信号rs232_rx3 &，rs232_rx2都必须为1，neg_rs232_rx 才会为1.
则此时判断为下降沿。
FPGA基础之脉冲边沿检测原理verilog版本
