第四 引脚约束和时序约束的实现
引脚约束：将顶层设计的逻辑端口和FPGA的物理引脚进行映射，步骤如下：
（1） 在Design面板下的View的单选按钮，将其从前面的Simulation，切换到
Implementation。
（2） 在Hierarchy面板窗口中，选择top文件名，右击，New Source…
（3） 出现New Source Wizard窗口，文件类型：Implementation Constraints File，文件
名：top
（4） Finish，Hierarchy中出现top.ucf文件。
（5） 在Hierarchy窗口中，选择top，然后在Processes窗口下，选择User Constraints
选项，展开，选择I/O Pin Planning(PlanAhead)-Post-Synthesis选项，双击
（6） 出现ISE Project Navigator对话框，由于已经生成.ucf文件，选择Yes （7） 出现对话框，单击OK。
（8） 出现PlanAhead工具主界面（第一次等很久…），Close。 下面准备在PlanAhead软件中实现I/O引脚位置的约束，查板子原理图和引脚约束文件。步骤如下：
（1） 对应每个信号行，在Site栏下，分别输入FPGA引脚的名字，然后在I/O Std
栏下，输入LVCOMS33，作为设计中所有I/O引脚的标准。
注意：也可以采用下面的方法，约束I/O引脚的位置。如下图，在I/O Ports窗口中选中需要约束的端口，然后用鼠标将其拖拽到Package窗口所显示器件的相应的封装的位置，如此重复，知道为顶层设计的每个端口都分配了FPGA的引脚位置。然后为每个引脚分配I/O Std为LVCMOS33。
当在FPGA映射了相应的位置后，在工具栏选择放大按钮，可以在所分配FPGA引脚内看到“-||-”符号。
（2） 保存，退出PlanAhead工具界面
（3） 在Hierarchy窗口中，选择top.ucf文件，然后在Processes窗口中，选择User
Constraints，展开，双击Edit Constraints(Text)选项。
Xilinx ISE 13 笔记04 引脚约束的实现
