写Verilog时，虽然每个module都会先用ModelSim或Quartus II自带的simulator仿真过，但真的将每个module合并时，一些不可预期的“run-time”问题可能才一一浮现，这时得靠SignalTap II来帮忙debug。
写Verilog时，虽然每个module都会先用ModelSim或Quartus II自带的simulator仿真过，但真的将每个module合并时，一些不可预期的“run-time”问题可能才一一浮现，这时得靠SignalTap II来帮忙debug。
使用环境：Quartus II 8.0 + DE2-70 (Cyclone II EP2C70F896C6N)
实际使用SignalTap II时，会发现有些reg与wire可以观察，有些又无法观察，本文整理出完整的reg与wire观察方法。 观察reg
SSignalTapII_register_not_preserve.v / Verilog 1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. 12. 13. 14. 15.
这是个很简单的计数器，我故意让cnt不做output，而想用SignalTap II去观察cnt这个reg的值。
module SignalTapII_register_not_preserve ( input iCLK, input iRST_N );
reg [3:0] cnt;
always@(posedge iCLK, negedge iRST_N) begin if (!iRST_N) cnt <= 4'h0; else
cnt <= cnt + 4'h1; end
endmodule
cnt都是0，显然不合理，表示SignalTap II无法capture cnt这个reg的值。为什么会这样呢?
若我们将SignalTap II拿掉，重新用Quartus II编译，观察其compilation report，显示register为0。
观察RTL Viewer的合成结果，真的没有register!!
这证明了一件事情，Quartus II在合成时，发现cnt并没有需要output，而自动最佳化不合成cnt，导致SignalTap II无法观察reg，不过有时为了debug方便，我们就是想观察这种reg，有办法让Quartus II暂时不要启动最佳化吗? 使用Synthesis Attribute避免最佳化
SignalTapII_register_preserve.v / Verilog 1. 2. 3. 4. 5. 6. 7. 8. 9.
module SignalTapII_register_preserve ( input iCLK, input iRST_N )
reg [3:0] cnt /*synthesis noprune*/;
always@(posedge iCLK, negedge iRST_N) begin if (!iRST_N)
使用SignalTap II 有时无法显示reg和wire值解决
