输出电压。“8位输出寄存器”和“8位DAC寄存器”用以实现两次缓冲，这样可以提高转换速度。
8位输入锁存器 输入数据DI7-DI0LIE8位DAC寄存器8位D/A转换器UREFIOUT1IOUT2CSWR1RFBAGNDWR2XFERLE1LE2VCCDGND
图2.3 DAC转换部结构图
①引脚功能
DAC是由双缓冲寄存器和R-2R梯形D/A转换器组成的CMOS 8位DAC芯
片。采用DAC0832采用20脚双列直插式封装，与TTL电平兼容。对应的引脚功能如图2.4所示:
CSWR1AGND12345620241817161514131211VCCIEL
DI3DI2DI1?LSB?DI0UrefRFBDNGD 8 9107WR2XFERDI4DI5DI6DI7?MSB?IOUT1IOUT2 图2.4 DAC0832引脚排列图
数字量输入线DI0:DI7常和CPU数据总路线相连，用于输入CPU送来的待转换数字量。DAC引脚功能说明如表2-1所示。
控制线（5条）：CS为片选线，ILE为允许数字量输入线，XFER为传送控制输入线，WR1、WR2为两条写命令输入线，WR1用于控制数字量输入到输入寄存器，当ILE、CS、WR1均有效时，可将数据写入8位输入寄存器。WR2用于控制转换时间，当WR2有效时，在XFER为传送控制信号作用下，可将锁存在输入寄存器的8位数据送到DAC寄存器。WR1和WR2的脉冲宽度要求不小于500ns。
表2-1 DAC引脚功能说明
引 脚 D0-D7 功 能 说 明 为8位数据输入端，D7是最高位，D0是最低位 为DAC电流输出1，在构成电压输出DAC时此线应接运算放大器的反相输入端 为DAC电流输出2，在构成电压输出DAC时此线应和运算放大器的同相输入端同接模拟地 为反馈电阻引出端，在构成电压输出DAC时此端应接运算放大器的输出端 为基准电压输入端，通过该引脚将外部的高精度电压源与片的R－2R电阻网络相连，其电压围为－10～＋10V 为电源输入端，电源电压围＋5～＋15V 为模拟地，整个电路的模拟地必须与数字地相连 为数字地 为片选输入端，低电平有效，与ILE共同作用，对WR1信号进行控制。ILE输入寄存器允许信号，高电平有效 为写信号1，低电平有效，当WR1＝0，CS＝0，且ILE=1时，将输入数据琐存到输入寄存器 为写信号2，低电平有效，当WR2＝0，XFER＝0时，将输入寄存器中的数据缓冲到8位DAC寄存器 为传输控制信号，低电平有效 IOUT1 IOUT2 RFB UREF VCC AGND DGND CS WR1 WR2 XFER 输出线（3条）：RFB为集成运放的反馈线，常常接到集成运放的输出端。IOUT1和
IOUT2为两条模拟电流输出线。IOUT1+IOUT2为一常数，若输入数值量全为“1”时，则IOUT1取最大值，IOUT2取最小值；若输入全为“0”时，IOUT1取最小值，IOUT2取最大值。
电源线（4条）：Vcc为电源输入线，可在+5～+15V围选择。Uref为参考电压，一般在-0～+10V围，由稳压电源提供。DGND为数字量地线，AGND为模拟量地线。
②工作方式 由于DAC0832部有两级缓冲寄存器，所以有三种工作方式可供选择：
直通工作方式 WR1、WR2、XFER及CS接低电平，ILE接高电平。即不用写信号控制，外部输入数据直通部8位D/A转换器的数据输入端。
单缓冲工作方式 WR2、XFER接低电平，使8位DAC寄存器处于直通状态，
输入数据经过8位输入寄存器缓冲控制后直接进入D/A转换器。
双缓冲工作方式 两个寄存器均处于受控状态，输入数据要经过两个寄存器缓冲控制后才进入D/A转换器。这种工作方式可以用来实现多片D/A转换器的同步输出。
③转换公式
为了将模拟电流转换成模拟电压，需把DAC0832的两个输出端IOUT1和IOUT2分别接到运算放大器的两个输入端上，经过一级运放得到单级性输出电压UA1。D/A转换单级性输出电路图如图2.2所示，该电路为8位数字量D0-D7经D/A转换器转换为单级性电压输出。
转换公式如下： 一
级
运
放
的
输
出
电
压
：
UA1=-VREF?D 28(2.1)
D为数字量的十进制数，即D=D7?27+D6?26+...+D1?21+D0?20
当VREF=5V时，DAC0832的转换表如表2.2所示。
表2.2 DAC0832转换表
参考电压 输入数据 二进制 十进制数 D 0 128 255 十六进制 H 00 80 FF 输出电压 单级性输出 VREF D7 D6 D5 D4 D3 D2 D1 D0 0 +5V 1 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 UA1 0V -2.5V -4.98V 2.2.2 滤波电路设计
(1)滤波电路原理
滤波器是一种能使有用信号频率通过,同时抑制无用频率成分的电路,广泛应用于电子、电气、通信、计算机等领域的信号处理电路中。滤波器的种类很多，在本次设计中用到集成有源滤波器。集成有源滤波器是由集成运放和电阻电容等器件组成的。随着电子技术、集成电路技术的迅速发展，集成有源滤波器在许多领域得到广泛应用。
在本次设计中，我们要滤除的频率分量主要是D/A转换器所产生的高频分量，与我们所要保留的信号频率相差很远，因此相对来说，滤波器在通带的平坦程度对我
们来说比其衰减陡度更为重要，本次设计选择一阶低通滤波器电路。一阶低通滤波包
含一个RC电路。图2.5是一阶低通滤波电路。
(2)滤波电路参数计算 图2.5 低通滤波电路
U0?s?Zf?s?IfRf1=-=-??Ui?s?Z1?s?I1R11+sCfRf该滤波电路是反相放大器，其传递函数为：
G（S）=G0 ?s?1+??w?c?
(2.2)
上式(2-2)中，G0??Rf1为零频增益，wc=为截止角频率。 R1RfCf其频率特性为：G?jw??G0 w1+jwc(2.3)
幅频特性为：G?ω??G0?ω?1+???ωc?2 (2.4)
?ω?相频特性为：δ?w?=-π-arctan??
?ωc?(2.5)
已知截止频率f0，先确定R的值，然后根据wc=1/RfCf，Cf?1/Rfwc，得出电容的值，再由电容值去求电阻值。滤波信号是从运算放大器的同相端输入的，所以应该选用共模输入围较大的运算放大器。运算放大器的增益带宽积应满足Aod?Aupf0，
取Aod?100Aup。一阶低通滤波器的缺点是:阻带特性衰减太慢，一般为
-20dB/10out，所以这种电路只适用于对滤波特性要求不高的场合。只适合于低频
信号。 2.2.3 时钟电路
时钟输入是波形发生器必不可少的一部分，它能为FPGA提供时钟脉冲信号，考虑到EDA开发系统时钟输入的重要性，一个是50MHz的有源晶振作为时钟信号源输入，主要用于输入大的时钟信号，为波形发生器提供基准的时钟脉冲输入。有源晶振电路如图2.6所示：
图2.6 有源晶振电路
有源晶振的驱动能力强，晶振频率比较大，能达到几百兆Hz，采用有源晶振作为时钟源可以使电路的时钟扩大。HO-12系列的有源晶振采用TTL/HCMOS技术，频率围是1000Hz-1000MHz，这里我们采用的是50MHz的有源晶振。 2.2.4 下载电路
FPGA配置可以使用专用的编程设备，也可以使用下载电缆。电可擦除编程工艺
的优点是编程后信息不会因掉电而丢失，但编程的次数有限，编程的速度不快。对于
SRAM型FPGA来说，可反复进行配置，在加电时可随时更改逻辑，但掉电后芯片中
的信息丢失，每次上电时，必须重新载入信息，下载信息的性也不如前者。使用
ALTERA的ByteBlaster(MV)并行下载电缆，连接PC机的并行打印口和需要编程
或配置的器件，并与MAX+PlusII配合可以对ALTERA公司的多种CPLD、FPGA进行配置或编程。ByteBlaster(MV)下载电缆与ALTERA器件的接口一般是10芯的接口，其中ByteBlaster(MV)与计算机并口连接。MV即混合电压的意思。引脚对应关系如图2.7所示，10芯连接信号如表2.3所示。
13579246810图2.7 10芯片下载口
表2.3 芯接口各引脚信号名称
模式 PS 1 2 3 CONF_DONE 4 5 6 7 8 9 10 DCK GND VCC nCONFIG _ nSTATUS _ DATA0 GND 用Altera的ByteBlaster(MV)并行下载电缆，连接PC机的并行打印机口和需要编程的器件，在线配置FPGA，调试非常的方便。基于SRAM LUT的FPGA器件，由于是易失性器件，以ICR(In-Circuit Reconfigurability)即在线可重配置方式代替在线系统可编程(ISP)。电路可重配置是指允许在器件已经配置好的情况下进行重新配置，以改变电路逻辑结构和功能。在利用FPGA进行设计时可以利用FPGA的ICR特性，通过连接PC机的下载电缆快速地下载设计文件至FPGA进行硬件验证。
基于模拟电路的波形发生器的设计说明
