DDR3-SDRAM控制器设计及FPGA实现

DDR3-SDRAM控制器设计及FPGA实现

李元兵1,2 姚远程1,2 秦明伟1,2

【摘 要】针对自适应接收机中高速A/D采样数据对高带宽和大容量的需求，提出一种DDR3控制器设计方案。采用在MIG IP核的基础上添加用户接口控制程序的设计方法，利用ZC706评估板实现了DDR3的读写控制。设计方案具有较高的可移植性和简单的用户接口，可以灵活地应用到不同的工程中。仿真和板级测试表明，DDR3可在800 MHz的接口频率工作，传输速度可达1 600 MT/s，验证了系统的可行性和正确性，其将有助于解决海量数据的高速缓存问题。

【期刊名称】自动化仪表 【年(卷),期】2016(037)008 【总页数】4

【关键词】存储器 控制器 FPGA 高带宽 大容量 用户接口 数据模块 模数转换

0 引言

当前，在诸多通信芯片和系统的研发中，经常用到各种大容量、高速读写存储器件。同步动态随机存储器(synchronous dynamic random access memory，SDRAM)以其价格低、速度快、容量大等特点，广受开发者的青睐[1]。其中，DDR2和DDR3发展成熟、应用广泛。DDR3在DDR2的基础上有了进一步的发展和改进，因此更具优势，已成为工程人员的首选方案。由于DDR3不能直接识别处理器的访问请求[2]，所以有必要设计一个DDR3控制器，以控制DDR3的读写。

基于ZC706评估板，针对高速数据通过DDR3缓存的应用背景，利用Xilinx