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0 0 0 0 1 1 1 1 0 0 1 1 0 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 0 0 1 1 0 1 0 1 0 0 0 0 令A2=M，A1=N，A0=P，并使D0=D1=D3=D5=Q，D2=Q，D4=1，D6=D7=0，则得到图A4.22(b)电路。
MN(00)A(01)B(10)AB(11)O(a)PQA(00)B(01)AB(10)O(11)ZMNPWYA2A174LS151A0D7D6D5D4D3D2D1D0S1(b)
Q图A4.22
[题4.23] 用8选数据选择器74HC151（参见图4.3.24）设计一个组合逻辑电路。该电路有3个输入逻辑变量A、B、C和1个工作状态控制变量M。当M=0时电路实现“意见一致”功能（A、B、C状态一致时输出为1，否则输出为0），而M=1时电路实现“多数表决”功能，即输出与A、B、C中多数的状态一致。
[解] 根据题意可列出真值表，如表A4.23所示。以Z表示输出。
表A4.23 M A B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Z 1 0 0 0 0 0 0 1 M 1 1 1 1 1 1 1 1 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Z 0 0 0 1 0 1 1 1 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 由真值表写出逻辑式为 Z?MABC?ABC?MABC?ABC?ABC?ABC
8选1数据选择器的输出逻辑式为
????Z?A2A1A0.D0?A2A1A0?D1?A2A1A0?D2?A2A1A0?D3?A2A1A0?D4?A2A1A0?D5?A2A1A0?D6?A2A1A0?D7
将要求产生的函数式化为与数据选择器输出函数式完全对应的形式，得到
Z?MABC?ABC?MABC?ABC?ABC?ABC用74CC151接成的电路如图A4.23。
????
?ABC?M?ABC?0?ABC?0?ABC?M?ABC?0?ABC?M?ABC?M?ABC?1其中A2=A，A1=B，A0=C，D0=M，D1=D2=D4=0，D3=D5=D6=M，D7=1。
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ZABCWYA2A174LS151A0D7D6D5D4D3D2D1D0S1图A4.23 M
[题4.24] 用8选1数据选择器设计一个函数发生器电路，它的功能表如表P4.24所示。
表P4.24 输 入输 出Y ABA+BA⊙B
S1S00 00 11 01 1A
[解] 由功能表写出逻辑式
Y?S1S0AB?S1S0?A?B??S1S0(A?B)?S1S0A?S1S0AB?S1S0A?S1S0B?S1S0AB?S1S0AB?S1S0A 8选1数据选择器的输出逻辑式为
Y??A2A1A0.D0?A2A1A0?D1?A2A1A0?D2?A2A1A0?D3?A2A1A0?D4?A2A1A0?D5?A2A1A0?D6?A2A1A0?D7
将要求产生的函数式化为与数据选择器输出函数式完全对应的形式，得到
Y?S1S0AB?S1S0A?S1S0AB?S1S0AB?S1S0AB?S1S0AB?S1S0A?S1S0A.0?S1S0A?B?S1S0A?B?S1S0A?1?S1S0A?B?S1S0A?B?S1S0A?1?S1S0A?0
令A2=S1，A1=S0，A0=A，D0=D7=0，D1=D2=D4=B，D3=D6=1，D5=B，即得到图A4.24电路。
YS1S0AWYA2A174LS151A0D7D6D5D4D3D2D1D0S1图A4.24 B
[题4.25] 试用4位并进行加法器74LS283设计一个加/减运算电器。当控制信号M=0
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时它将两个输入的4位二进制数相加，而M=1时它将两个输入的4位二进制数相减。允许附加必要的电路。
[解] 被加数用A表示，从74LS283的A3A2A1A0端接入；加数用C表示，从74LS283的B3B2B1B0端接入。
电路如图A4.25。
S?A?B?CI?A?C,即S3S2S1S0=A3A2A1A0+C3C2C1C0，M=0时，此时令CI?M?0、B?C即可
M=1时，S?A?B?CI?A?C,即 S3S2S1S0= A3A2A1A0－C3C2C1C0
= A3A2A1A0+[C3C2C1C0]补
此时令CI?M?1、B??C?C补即可。
为此，将74LS283的进位输入端CI接控制信号M，加数的输入端接一异或门，所接电路
图如图JT4-240所示。
S3S2S1S0CI74LS283COA3 A2 A1 A0B3B2B1B0MA3 A2 A1 A0C3C2C1C0图A4.25
[题4.26] 能否用一片4位并行加法器74LS283将余3代码转换成8421的二十进制代码？如果可能，应当如何连线？
[解] 由第一章的表1.5.1可知，从余3码中减去3（0011）即可能得到8421码。 8421BCD码?余3码?0011
设相加（减）的两个数均为正整数；被加数为A?A3A2A1A0，从74LS283的A3A2A1A0端接入；加数为C?C3C2C1C0，从74LS283的B3B2B1B0端接入；相加时，应使A和C直接相加；相减时，应使A和C的补码相加。
本题，A3A2A1A0=余3码，C3C2C1C0=0011，要利用74LS283实现，实现原理如下：
S3S2S1S0?A3A2A1A0?0011 S3S2S1S0?A3A2A1A0?(0011)补
S3S2S1S0?A3A2A1A0?(0011)反?1
S3S2S1S0?A3A2A1A0?1101
于是得到图A4.26电路。
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8421BCD码S3S2S1S0CI74LS283COA3 A2 A1 A0B3B2B1B0余 3 码
1图A 4.26
[题4.27] 试利用两片4位二制并行加法器74LS283和必要的门电路组成1位二—十进制加法器电路。（提示：根据BCD码中8421码的加法运算规则，当两数之和小于、等于9（1001）时，相加的结果和按二进制数相加所得到的结果一样。当两数之和大于9（即等于1010~1111）时，则应在按二进制数相加的结果上加6（0110），这样就可能给出进位信号，同时得到一个小于9的和。）
[解] 当两个8421BCD码相加时，每个数都不会大于9（1001），考虑低位的进位，最大的和为9+9+1=19。
当用4位二进制加法器74283完成这个加法运算时，加法器输出的是4位二进制数表示的和，而不是BCD码表示的和。因此，必须将4位二进制数表示的和转换成8421BCD码。 （1）和数一览表如表A4.27(a)所示
表A4.27(a) 用十进制表示的和012345678910111213141516171819按BCD码相加的结果按二进制数相加的结果二进制数加6修正的结果CO1 S3 S2 S1 S00 0 0 0 00 0 0 0 10 0 0 1 00 0 0 1 10 0 1 0 00 0 1 0 10 0 1 1 00 0 1 1 10 1 0 0 00 1 0 0 11 0 0 0 01 0 0 0 11 0 0 1 01 0 0 1 11 0 1 0 01 0 1 0 11 0 1 1 01 0 1 1 11 1 0 0 01 1 0 0 1CO1 S3 S2 S1 S00 0 0 0 00 0 0 0 10 0 0 1 00 0 0 1 10 0 1 0 00 0 1 0 10 0 1 1 00 0 1 1 10 1 0 0 00 1 0 0 10 1 0 1 00 1 0 1 10 1 1 0 00 1 1 0 10 1 1 1 00 1 1 1 11 0 0 0 01 0 0 0 11 0 0 1 01 0 0 1 1CO2 S3 S2 S1 S00 0 0 0 00 0 0 0 10 0 0 1 00 0 0 1 10 0 1 0 00 0 1 0 10 0 1 1 00 0 1 1 10 1 0 0 00 1 0 0 11 0 0 0 01 0 0 0 11 0 0 1 01 0 0 1 11 0 1 0 01 0 1 0 11 0 1 1 01 0 1 1 11 1 0 0 01 1 0 0 1
将0～19的二进制数和与用8421BCD码表示的和进行比较发现，当和数＜1001(9)时，二进制码与8421BCD码相同；当数＞1001时，只要在二进制和上加0110(6)就可以把二进制和转
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换为8421BCD码的和，同时产生进位输出。这一转换可以由一个修正电路来完成。 （2）修正电路的设计
设计修正电路，先列设计一览表，见表JT4-25(b).
表A4.27(b) 第2片74LS83的输入CO1 S3 S2 S1 S0 A3 A2 A1 A0第2片74LS83的输出两个8421BCD码相加的和CO2 S3 S2 S1 S00 0 0 0 00 0 0 0 10 0 0 1 00 0 0 1 10 0 1 0 00 0 1 0 10 0 1 1 00 0 1 1 10 1 0 0 00 1 0 0 11 0 0 0 01 0 0 0 11 0 0 1 01 0 0 1 11 0 1 0 01 0 1 0 11 0 1 1 01 0 1 1 11 1 0 0 01 1 0 0 1修 正 值 B3 B2 B1 B00 0 0 0 00 0 0 0 10 0 0 1 00 0 0 1 10 0 1 0 00 0 1 0 10 0 1 1 00 0 1 1 10 1 0 0 00 1 0 0 10 1 0 1 00 1 0 1 10 1 1 0 00 1 1 0 10 1 1 1 00 1 1 1 11 0 0 0 01 0 0 0 11 0 0 1 01 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0
由表A4-27(b)可写出修正函数
B3(CO1A3A2A1A0) = B0 = 0 B2(CO1A3A2A1A0) = B1 = ∑m(10~19)约束项：∑d =(20~31)
用卡诺图化简修正函数，化简过程如图A4.27(c)所示，结果得
B2=B1=CO1+A3A1+A3A2
从表A4.27(b)还可看出，两个8421BCD码相加时的进位CO等于A2或A1。根据式A4.27b和上述分析画电路图，如图A4.27(d)所示。
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第4章_组合逻辑电路_课后答案
