一个系统）分成外部（或称可是部分,及端口)和部（或称不可视部分），既涉及实体的部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成外部分的概念是VHDL系统设计的基本点。应用VHDL进行工程设计的优点是多方面的。
（1）与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了它成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。
（2）VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。 （3）VHDL语句的行为描述能力和程序结构决定了它具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，
高速的完成必须有多人甚至多个代发组共同并行工作才能实现。（4）对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。
（5）VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。
2.1.2 汇编语言简介
编语言(Assembly Language)是面向机器的程序设计语言。 在汇编语合中，用助记符(Memoni)代替操作码，用地址符号(Symbol)或标号(Label)代替地址妈。这样用符号代替机器语盲的二进制码，就把机器语音变成了汇编语言。于是汇编语言亦称为符号语言。 使用汇编语言编写的程序，机器个能直接识别，要由一种程序将汇编语言翻译成机器语言，这种起翻译作用的程序叫汇编程序，汇编程序是系统软件中语言处理系统软件。汇编语言把汇编程序翻译成机器语言的过程称为f汇编。
汇编语言比机器语言易于读写、易于调试和修改，同时也具有机器语言执行速度快，占存空间少等优点，但在编写复杂程序时具有明显的局限性，汇编语言依赖于具体的机型，不能通用，也不能在不同机型之间移植。
汇编语言的实质和机器语言是相同的，都是直接对硬件操作，只不过指令采用了英文缩写的标识符，更容易识别和记忆。它同样需要编程者将每一步具体的操作用命令的形式写出来。汇编程序通常由三部分组成：指令、伪指令和宏指令。汇编程序的每一句指令只能对应实际操作过程中的一个很细微的动作，例如移动、自增，因此汇编源程序一般比较冗长、复杂、容易出错，而且使用汇编语言编程需要有更多的计算机专业知识，但汇编语言的优点也是显而易见的，用汇编语言所能完成的操作不是一般高级语言所能实现的，而且源程序经汇编生成的可执行文件不仅比较小，而且执行速度很快。
目前汇编语言被大量应用于设备控制、加密破解、开发单片机产
品.对计算机性能的优化等。
2.2 FPGA器件简介
本装置采用Altera公司的FLEX 10K10 LC84－4型芯片为测频部分核心器件。FLEX10K主要由嵌入式阵列块、逻辑阵列块、快速通道（EastTrack）和I/O单元四部分组成。其中逻辑阵列块由多个逻辑单元构成。其引脚图如下图2.1所示：
VCCINTnCONFIGI/O20I/O21I/O22I/O23I/O24VCCINTGNDINTIN2GCLK2IN3VCCINTGNDINTI/O25I/O26I/O27I/O28I/O29I/O30I/O3133343536373839404142434445464748495051525354DATA0DCLKnCETDII/O7I/O8I/O9I/O10VCCINTI/O11I/O12I/O13I/O14I/O15GNDINTI/O16I/O17I/O18I/O19MSEL0MSEL1121314151617181920212223242526272829303132111098765432184838281807978777675I/O6/DATA1I/O5/DATA2I/O4/DATA3I/O3/DATA4I/O2/DATA5I/O1/DATA6I/O0/DATA7VCCINTDEV_CLRnIN1GCLCK1IN4DEV_OEGNDINTI/O49/nRSI/O48/nWSI/O47/CSI/O46/nCSTCKCONF_DONEnCEOALTERAFLEXEPF10K10LC8484-PIN PLCC 封装顶面图7473727170696867666564636261605958575655TDOI/O45/CLKUSRI/O44I/O43I/O42/RDYnBSYINIT_DONEGNDINTI/O41I/O40I/O39I/O38VCCINTI/O37I/O36I/O35I/O34I/O33TMSnTRSTnSTATUSI/O32
图 2.1 FLEX 10K10 LC84－4型芯片引脚
主要配置引脚如下：
MSEL1、MSEL0：输入；接地。
nSTATUS：双向漏极开路；命令状态下器件的状态输出。加电后，FLEX10K立即驱动该引脚到低电位，然后在100ms释放掉它，nSTATUS必须经过1.0k电阻上拉到Vcc，如果配置中发生错误，FLEX10K将其拉低。
nCONFIG：输入；配置控制输入。低电位使FLEX10K器件复位，在由低到高的跳变过程中启动配置。
CONF_DONE：双向漏极开路；状态输出。在配置期间，FLEX10K将其驱动为低。所有配置数据无误差接收后，FLEX10K将其置为三态，由于有上拉电阻，所以将变为高电平，表示配置成功。
状态输入。输入高电位引导器件执行初始化过程并进入用户状态。 CONF_DONE必须经过1.0k电阻上拉到Vcc，而且可以将外电路驱动为低以延时FLEX10K初始化过程。
DCLK：输入；为外部数据源提供时钟。
nCE：输入；FLEX10K器件使能输入，nCE为低时使能配置过程，而且为单片配置时，nCE必须始终为低。
nCEO：输出（专用于多片器件）；FLEX10K配置完成后，输出为低。在多片级联配置时，驱动下一片的nCE端。
DATA0：输入；数据输入，在DATA0引脚上的一位配置数据。
2.3 MAX+Plus II 简介
MAX+Plus II是Altera提供的FPGA/CPLD开发集成环境，Altera是世界最大的可编程逻辑器件供应商之一。MAX+Plus II界面友好，使用便捷，被誉为业界最易用易学的EDA软件。在MAX+Plus II上可以完成整个设计流程（即：设计输入、综合、适配、时序仿真与功能仿真、以及编程下载），它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。
MAX+Plus II编译器支持的硬件描述语言有VHDL（支持VHDL’87及VHDL’97标准）、Verilog HDL及AHDL（Altere HDL）。
MAX+Plus II允许来自第三方的EDIF文件输入，这可以与其他EDA工具进行接口。
MAX+Plus II支持层次化设计，可以在一个新的编辑输入环境中对使用不同输入设计方式完成的工程模块（元件）进行调用，从而解决了原理图与HDL混合输入设计的问题。
在设计输入后，MAX+Plus II的 编译器将给出设计输入的错误报告。MAX+Plus II拥有性能良好的 设计错误定位器，用于确定文本或图形设计中的错误。
在进入编译网表提取功能块后，MAX+Plus II将从适配文件中提取SNF时序仿真文件Simulation Netlist File(仿真网表文件)。SNF
基于VHDL语言与FPGA的等精度频率计设计说明
