1G比特内嵌自检自修复DDR3DRAM存储器芯片设计

1G比特内嵌自检自修复DDR3DRAM存储器芯片设计

谈杰;王嵩;李进;龙晓东;王小光

【期刊名称】《中国集成电路》 【年(卷),期】2018(027)009

【摘要】芯片采用45nm叠层电容工艺技术,采用旋转分区的对称存储体(BANK)芯片架构.内嵌自检测修复(ECC)电路设计可以用来检测和纠正出错的数据以提高阵列保持时间.芯片采用高可靠高性能单元阵列设计、高速输入输出接口电路设计等技术,设计开发高可靠、低功耗的兼容国际JEDEC-DDR3标准的1G比特DRAM芯片. 【总页数】6页(42-47)

【关键词】45nm叠层电容工艺;内嵌自检测修复(ECC);DDR3;DRAM 【作者】谈杰;王嵩;李进;龙晓东;王小光

【作者单位】西安紫光国芯半导体有限公司,陕西西安,710075;西安紫光国芯半导体有限公司,陕西西安,710075;西安紫光国芯半导体有限公司,陕西西安,710075;西安紫光国芯半导体有限公司,陕西西安,710075;西安紫光国芯半导体有限公司,陕西西安,710075 【正文语种】中文 【中图分类】 【相关文献】

1.基于内容可寻址存储器的存储器内建自修复方法 [C], 2.基于FPGA的DDR3存储器控制模块设计 [C], 王晓亮; 王俊 3.嵌入式存储器自修复电路的设计与仿真 [J], 王丽

4.基于ECC校验码的存储器可扩展自修复算法设计 [J], 任秀江; 谢向辉; 施晶晶

5.胚胎型仿生电路中具有自修复性能的存储器设计 [J], 杨姗姗; 王友仁

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