单片机开发工程师（只允许30分钟完成）
1.请列举出你所知道的单片机品牌？你使用过其中多少种？ 2.用你熟悉的单片机写一段10MS软件件延时程序？
3.已知一个数组int a[N-1]里面存放的N个数是0,1,2....N这个自然数序列N+1个数里面的N个，请用最简单的算法找出缺少的是哪个数？（只要求写思路，不用写具体代码）
4.请绘图说明如何使用单片机的I/O口实现9个按键信号的输入，请简述工作原理和实现所需要注意的问题。（无需写代码）
5.请简要绘图说明NPN型三极管的IB，IC，VCE的关系，并指出截止区和饱和区。同时说明NPN型三极管饱和导通的条件？
6.如何使用数字电路实现4兆到1兆的分频？
7.你在布印制板的线路时最常用的走线宽度是多少？线宽和电流关系如何，例如需要1A电流需要多宽的走线？
8.请说明以下电路中，当L+端分别为0V，+5V，+24V时，A端和B端的输出电平。（假设三极管的直流放大倍数为200倍）
9.请简短地介绍你在以前的开发工作中所解决的一个技术问题。（要求包含以下要素：应用环境，功能需求，问题现象，解决思路，解决方法） 硬件工程师面试试题 模拟电路
1、 基尔霍夫定理的内容是什么？
基尔霍夫电流定律是一个电荷守恒定律,即在一个电路中流入一个节点的电荷与流出同一个节点的电荷相等. 基尔霍夫电压定律是一个能量守恒定律,即在一个回路中回路电压之和为零.
2、平板电容公式(C=εS/4πkd)。 3、最基本的如三极管曲线特性。
4、描述反馈电路的概念，列举他们的应用。
反馈，就是在电子系统中，把输出回路中的电量输入到输入回路中去。
反馈的类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。
负反馈的优点：降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用。 电压负反馈的特点：电路的输出电压趋向于维持恒定。 电流负反馈的特点：电路的输出电流趋向于维持恒定。
5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；
负反馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频模拟电路 ） 6、放大电路的频率补偿的目的是什么，有哪些方法？
设计得当的放大电路中的频率补偿用于相位失真，可以用杨氏电阻，或自己设计的反馈电路进行补偿 设计不得体的电路频率补偿用于频率校正。 7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。 输入端频率 除以 输出端的频率 结果等于1，这个电路就是稳定的。 可以使用滤波器改变频响曲线。滤波器种类很多很杂。 8、给出一个差分运放，如何相位补偿，并画补偿后的波型图。
没有给图，但不难看出就是一个反馈电路的添加。只要找到反馈点，和适当的反馈值就可以了
9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺 点 ，特别是广泛采用差分结构的原因。
10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。
无图，但是把共模分量和差模分量的意思弄明白，这个题目就解决了。简单点说，就是叠加瞬间电压和相减的瞬间电压值。 11、画差放的两个输入管。
12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的 运放电路。
13、用运算放大器组成一个10倍的放大器。
用3个三级管和几个电阻可以完成 ，不需要运算放大器 14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点 的 rise/fall时间
15、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C上电压和R上电 压 ，要求制这两种电路输入电压的频谱。当RC< 16、有源滤波器和无源滤波器的原理及区别? 有源滤波器和无源滤波器的原理及区别就在于一个“源” 上，就是一个核心频率发生器。 无源滤波器：这种电路主要有无源元件R、L和C组成 有源滤波器：集成运放和R、C组成，具有不用电感、体积小、重量轻等优点。 集成运放的开环电压增益和输入阻抗均很高，输出电阻小，构成有源滤波电路后还具有一定的电压放大和缓冲作用。但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高。 17、有一时域信号S=V0sin(2pif0t)+V1cos(2pif1t)+2sin(2pif3t+90),当其通过低通、 带 通、高通滤波器后 的信号表示方式。 这个题目没有出完全，低通、 带 通、高通 是需要截止频率和导通频率的。 18、选择电阻时要考虑什么？ 功率，电阻精度。 19、在CMOS电路中，要有一个单管作为开关管精确传递模拟低电平，这个单管你会用P管 还是N管，为什么？ 用P管，不会影像精度 20、给出多个mos管组成的电路求5个点的电压。 21、电压源、电流源是集成电路中经常用到的模块，请画出你知道的线路结构，简单描述 其优缺点。 电压源、电流源指的是反馈类型。 22、画电流偏置的产生电路，并解释。 23、史密斯特电路,求回差电压。 24、晶体振荡器,给出振荡频率让你求周期(应该是单片机的,12分之一周期....) 25、LC正弦波振荡器有哪几种三点式振荡电路，分别画出其原理图。 考比兹 基本振荡电路 26、VCO是什么,什么参数(压控振荡器) 27、锁相环有哪几部分组成？ PD LF VCO 以及频率反馈构成 28、锁相环电路组成，振荡器（比如用D触发器如何搭）。 29、求锁相环的输出频率，给了一个锁相环的结构图。 30、如果公司做高频电子的，可能还要RF知识，调频，鉴频鉴相之类，不一一列举。 31、一电源和一段传输线相连（长度为L,传输时间为T），画出终端处波形，考虑传输线 无损耗。给出电源 电压波形图，要求绘制终端波形图。 这个问题是忽悠问题，请看题目提示：考虑传输线 无损耗。 32、微波电路的匹配电阻。 33、DAC和ADC的实现各有哪些方法？ 1，请别人实现。2，用集成块实现。3，用电阻，电压比较器实现. 34、A/D电路组成、工作原理。 35、实际工作所需要的一些技术知识(面试容易问到)。如电路的低功耗，稳定，高速如何做到，调运放，布版图注意的地方等等,一般会针对简历上你所写做过的东西具体问，肯定会问得很细。 数字电路 1、同步电路和异步电路的区别是什么？ 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。 2、什么是同步逻辑和异步逻辑？ 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 3、什么是\线与\逻辑，要实现它，在硬件特性上有什么具体要求？ 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。 同时在输出端口应加一个上拉电阻。 4、什么是Setup 和Holdup时间？ Setup 翻译 开始 Holdup 翻译 保持 5、setup和holdup时间,区别. 6、解释setup time和hold time的定义和在时钟信号延迟时的变化。 hold time 随着 setup time 的延迟而延迟。 7、解释setup和hold time violation，画图说明，并说明解决办法。 Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。 保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time不够，数据同样不能被打入触发器.建立时间(Setup Time)和保持时间（Hold time）。建立 时间是指在时钟边沿前，数据信 号需要保持不变的时间。保持时间是指时钟跳变边沿后数 据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样 到数据，将会出现 metastability的情况。如果数据信号在时钟沿触发前后持续的时间均 超过建立和保持时 间，那么超过量就分别被称为建立时间裕量和保持时间裕量。 8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。 9、什么是竞争与冒险现象？怎样判断？如何消除？ 在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致 叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决 方法：一是添加布尔式的消去项，二是在芯片外部加电容。 10、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？ 不能，常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间， 而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。 11、如何解决亚稳态。 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚 稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平 上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无 用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 12、IC设计中同步复位与 异步复位的区别。 硬复位 和 软复位 13、MOORE 与 MEELEY状态机的特征。 14、多时域设计中,如何处理信号跨时域。 合理使用流水线和中断 15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。 Delay < period - setup ? hold 16、时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延 迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。 还是华为出的题目最为详细. D2 > T1max T3>T2max 慢点比错好！ 17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决定最大时钟的因素，同时给出表达式。（威盛VIA 2003.11.06 上海笔试试题） 18、说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题） 19、一个四级的Mux,其中第二级信号为关键信号 如何改善timing。（威盛VIA 2003.11.06 上海笔试试题） 20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。（未知） 21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。（未知） 22、卡诺图写出逻辑表达使。（威盛VIA 2003.11.06 上海笔试试题） 23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛） 24、please show the CMOS inverter schmatic,layout and its cross sectionwith P- well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛笔试题circuit design-beijing-03.11.09） 25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子） 27、用mos管搭出一个二输入与非门。（扬智电子笔试） 28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（威盛笔试题circuit design-beijing-03.11.09） 29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。（Infineon笔试） 30、画出CMOS的图，画出tow-to-one mux gate。（威盛VIA 2003.11.06 上海笔试试题） 31、用一个二选一mux和一个inv实现异或。（飞利浦－大唐笔试） 32、画出Y=A*B+C的cmos电路图。（科广试题） 33、用逻辑们和cmos电路实现ab+cd。（飞利浦－大唐笔试） 34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。（仕兰微电子） 35、利用4选1实现F(x,y,z)=xz+yz’。（未知） 36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化简）。 37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。（Infineon笔试） 38、为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知） 39、用与非门等设计全加法器。（华为） 40、给出两个门电路让你分析异同。（华为） 41、用简单电路实现，当A为输入时，输出B波形为…（仕兰微电子） 42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0 多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。（未知） 43、用波形表示D触发器的功能。（扬智电子笔试） 44、用传输门和倒向器搭一个边沿触发器。（扬智电子笔试） 45、用逻辑们画出D触发器。（威盛VIA 2003.11.06 上海笔试试题） 46、画出DFF的结构图,用verilog实现之。（威盛） 47、画出一种CMOS的D锁存器的电路图和版图。（未知） 48、D触发器和D锁存器的区别。（新太硬件面试） 49、简述latch和filp-flop的异同。（未知） 50、LATCH和DFF的概念和区别。（未知） 51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。（南山之桥） 52、用D触发器做个二分颦的电路.又问什么是状态图。（华为） 53、请画出用D触发器实现2倍分频的逻辑电路？（汉王笔试） 54、怎样用D触发器、与或非门组成二分频电路？（东信笔试） 55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分频？ 56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出 carryout和next-stage（未知） 57、用D触发器做个4进制的计数。（华为） 58、实现N位Johnson Counter,N=5。（南山之桥） 59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？（仕兰微电子） 60、数字电路设计当然必问Verilog/VHDL，如设计计数器。（未知） 61、BLOCKING NONBLOCKING 赋值的区别。（南山之桥） 62、写异步D触发器的verilog module。（扬智电子笔试） module dff8(clk , reset, d, q); input clk; input reset; input [7:0] d; output [7:0] q; reg [7:0] q; always @ (posedge clk or posedge reset) if(reset) q <= 0;
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