基于FPGA的CIC滤波器的优化设计
李怡琳，肖顺文，易欢，杨湲 (西华师范大学电子信息工程学院，四川南充637009)
【摘 要】针对在数字下变频系统中单独应用CIC滤波器实现抽取滤波时，因高阶CIC滤波器通带衰减过大的问题，在原有的CIC滤波器后级联一补偿滤波器以达到降低采样率，防止频率混叠的目的。仿真结果表明，改进后的CIC滤波器通带波纹数减少，通带衰减降幅明显。 【期刊名称】西华师范大学学报（自然科学版） 【年(卷),期】2017(038)001 【总页数】5
【关键词】FPGA;数字下变频;CIC滤波器;ISOP滤波器
0 引言
软件无线电中的数字接收机前端所接收到的数字信号由于高频采样，数据量较大，所以对数据进行采样后的处理就显得尤为重要。积分梳状(CIC)滤波器即是常应用于数字下变频(DDC)中的第一级滤波器，最早是由Hogenauer先生提出的一种零点与极点相互抵消的有限冲激响应滤波器，大量应用于软件无线电系统中来实现采样率的提高或降低［1］。同时它具备基本的低通滤波作用，将系统不需要的噪音滤除。而滤波器系统内只需运用累加器、积分器、分频器等模块实现，没有乘法单元，所以其结构简单，运算量小，在信号处理领域运用广泛。本文在常规的CIC滤波器后面添加了一级二阶多项式滤波器(ISOP滤波器)，对传统的CIC滤波器进行优化，在降低采样率的同时也改善了由带通衰减过大而引起的信号失真问题［2］。
1 积分梳状滤波器设计
1．1 CIC滤波器原理
设CIC抽取因子为D，则单级抽取CIC滤波器的原理框图如图1所示:
由图1可知，CIC滤波器主要由积分器、梳状滤波器(内含分频器)两部分级联而成。其传递函数分别为［3］:
单级的CIC滤波器即为两传递函数的级联。令z= ejw，可以得到单级CIC滤波器的频率响应为
根据抽样函数公式我们知道，Sa(x)=sin(x)/x且Sa(0)=1，那么上式可以变为 而单级CIC的带内容差δ≈20 lg|bπ/sin(bπ)|≈0.315 2，其中b为带宽比例因子，为截止频率与抽取频率之比［4-7］。 1．2 CIC滤波器主要参数
单级CIC的旁瓣电平较大，和主瓣的差值只有大约13．46 dB，通常需要级联M个CIC滤波器来解决阻带衰减差的问题，来满足系统要求。本文选取五级CIC滤波器级联，当M=5时，阻带衰减(13.36)5，此时5级级联CIC滤波器的阻带衰减约为67 dB，大于60 dB，对于数字信号抽取完全满足要。而随着阻带衰减的增加，带内纹波也会随之增加，五级级联的带内纹波为δ=5×0.315 2=1.576，带内容差较大(一般要控制在0．5以内)［4］。所以必须级联一个补偿滤波器，起到将过渡带尽可能的变陡峭，带内增益平坦的作用。
常见的CIC补偿滤波器主要有尖锐CIC滤波器(Sharpened CIC，简称SCIC)以及内插二阶多项式(ISOP)滤波器两种方法，在实际应用中由于SCIC结构复杂，运用乘法器单元较多，需要运用大量的逻辑单元，不适用于高速信息处理结构。因此本文选用ISOP滤波器对5级CIC滤波器进行补偿。
1．3 ISOP滤波器
内插二阶多项式(ISOP)滤波器的传递系数为其中，I为正整数，为了计算方便，通常取1，c为实数且小于－2尺度因子，反映滤波器的直流增益。令z=ejw，可知其频率响应为
当c＜－2，频率响应在区间w∈［0，π/I］内单调递增，正好可以补偿级联CIC滤波器的带内衰减。根据已确定的CIC滤波器参数，我们可以得到ISOP滤波器的主要参数:c=－6，I=1。代入传递系数方程可知，HISOP(z)(1－6z－1+z－2)，尺度因子为增益目标先不做处理。那么ISOP滤波器实际上就是由一个乘法器、两个延迟寄存器、一个加法器和一个减法器构成的二阶多项式［7］。而FPGA中又可以将乘法器拆分为左移寄存器来有效降低运算的复杂程度，所以ISOP滤波器可以简化为:z0－2z－1－4z－1+z－2方程式来实现［7-8］。
2 优化CIC的FPGA实现
笔者设计了一个11位输入的5级CIC滤波器，取抽取因子D=16，可知滤波器内部所需字节宽度为W =Win+M log2D=12+20=32位，所以需要自己定义内部字节宽以防止数据的满溢。CIC滤波器主要由累加器、分频器与减法器构成。其中累加器实现积分器的作用，减法器实现梳状滤波作用。部分VHDL程序代码为:
根据ISOP滤波器模块可知，需要三个时钟信号实现延迟寄存，一个左移一位寄存器，一个左移两位寄存器，一个加法器和一个减法器。其部分VHDL程序代码如下:
A2:process(state1) variable
q1:std_logic_vector(11
downto
0);variable
基于FPGA的CIC滤波器的优化设计
