1. 声明一个名为 oscillate 的寄存器变量并将它初始化为 0。使其每 30 个时间单位进行一次取反
操作。不要使用 always 语句。提示：使用 forever 循环。 答：代码如下： reg oscillate;
initial begin oscillate<=0;
forever #30 oscillate<=~oscillate; end
2. 设计一个周期为 40 个时间单位的时钟信号，其占空比为 25%。使用 always 和 initial 块进行
设计。将其在仿真 0 时刻的值初始化为 0。 答：代码如下： reg clock; initial clock<=0;
always begin #30 clock<=1; #10 clock<=0; end
3. 给定下面含有阻塞过程赋值语句的 initial 块。每条语句在什么仿真时刻开始执行？a，b，c
和 d 在仿真过程中的中间值和仿真结束时的值是什么？
答：仿真输出结果：
4. 在第 3 题中，如果initial 块中包括的是非阻塞过程赋值语句，那么各个问题的答案是什么？ 答：
第7 章 行为级建模
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最终 d 没有输出，因为 d<= #20 {a,b,c};语句执行的是先将 a，b，c 取值存储，在 20 个时间单位后将存储的值赋给 d，因为 b，c 在初始时刻没有值，所以 d 值也是不确定的。
5. 指出在下面的 Verilog 代码中各条语句的执行顺序。其中是否含有不确定的执行顺序？a，b，c
和 d 的最终值是什么？
答：先执行 a=1’b0,b=1’b1,然后执行#0 c=b,#0 d=a,执行顺序不确定，最终输出结果 a=0,b=1,c=1,d=0. 6. 在下面的例子中，d 的最终值是什么？
答：仿真输出波形如下，最终输出结果 d=1。0 时刻 b|c 的值是 1，在 25 个时间刻度后赋给 d。
7. 使用带有同步清零端的 D 触发器（清零端高电平有效，在时钟下降沿执行清零操作）设计一
个下降沿触发的 D 触发器，只能使用行为语句。提示：D 触发器的输出 q 应当声明为寄存器变量。使用设计出的 D 触发器输出一个周期为 10 个时间单位的时钟信号。 答：第七题和第八题参见 chapter7.v
8. 使用带有异步清零端的D 触发器设计第 7 题中要求的D 触发器（在清零端变为高电平后立即
执行清零操作，无需等待下一个时钟下降沿），并对这个 D 触发器进行测试。
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Verilog HDL 数字设计与综合（第二版）
答：第七题和第八题参见 chapter7.v
9. 使用wait 语句设计一个电平敏感的锁存器，该锁存器的输入信号为d 和clock，输出为q。其
功能是当 clock ? 1 时 q = d。 答：代码及输出波形如下： module my_latch(d,clock,q); input d,clock; output q; reg q; always
wait(clock) begin #1
q<=d; end endmodule
//注意，这里的赋值语句前必须要加上#延迟，否则无法仿真。
module test79;
reg d,clock; wire q; initial
clock<=0; always
#10 clock<=~clock; initial begin d<=1'b0; #15 d<=1'b1; #50 d<=1'b0; #20 $stop; end
my_latch my_latch1(d,clock,q); endmodule
10. 使用条件语句设计例 7.19 中的四选一多路选择器。外部端口必须保持不变。答：代码如下（标注行可以去掉）
VerilogHDL数字设计与综合(第二版)第七章课后习题答案(最新整理)
