基于VHDL语言频率计的设计 - 图文

频率计设计

一、实验目的

1、理解频率测量的原理，学习较复杂的数字系统的设计方法； 2、掌握用层次原理图与VHDL语言进行电路综合设计的方法。

二、实验原理

根据频率的定义和频率测量的基本原理，按照测频量程设置适当的时基信号即闸门时间。在标准的闸门时间内对输入脉冲信号进行计数，将计数结果进行译码与显示，达到测频的目的。对输入脉冲而言，当闸门时间为1S时，计数器对被测频率的计数结果单位为Hz。因此，最基本的测频方案应由：测频控制信号模块、计数器模块、锁存器模块组成。

四、设计任务

用混合设计的方法设计一个4位频率计，主要设计模块为测频控制器、计数器、锁存器、译码器，显示器为7段LED数码管。并合理选择实验模式，进行下载测试。

设计代码与波形如下：

1.测频控制器设计： ①程序设计：

②波形仿真与分析：

2．计数器设计： ①程序设计：

②波形仿真与分析：

3.锁存器设计： ①程序设计：

②波形仿真与分析：

5.译码器设计： ①程序设计：

6.频率计设计（顶层）： ①原理图设计：

②波形仿真与分析：

提示：clkk设置为2048ns，clk设置为2ns，这样一个clkk对应2048/2=1024个脉冲，所以就是频率为1024

③程序设计：