执行包含微操作有：在寄存器中选定一个地址寄存器，并通过多路器将值送到存储器；来自于存储器的数据作为ALU的一个原操作数，另一个原操作数则来自于寄存器组中的数据寄存器，它们将一同被送往ALU的输入；ALU的结果被写入寄存器组。
中断包含微操作有：保护断点及现场，查找中断向量表以确定中断程序入口地址，修改程序指针，执行完毕后恢复现场及断点。
3.3什么是冯·诺伊曼计算机结构的主要技术瓶颈？如何克服？
冯·诺伊曼计算机结构的主要技术瓶颈是数据传输和指令串行执行。可以通过以下方案克服：采用哈佛体系结构、存储器分层结构、高速缓存和虚拟存储器、指令流水线、超标量等方法。
3.5指令系统的设计会影响计算机系统的哪些性能？
指令系统是指一台计算机所能执行的全部指令的集合，其决定了一台计算机硬件主要性能和基本功能。指令系统一般都包括以下几大类指令。：1）数据传送类指令。（2）运算类指令包括算术运算指令和逻辑运算指令。（3）程序控制类指令主要用于控制程序的流向。（4）输入/输出类指令简称I/O指令，这类指令用于主机与外设之间交换信息。
因而，其设计会影响到计算机系统如下性能:数据传送、算术运算和逻辑运算、程序控制、输入/输出。另外，其还会影响到运算速度以及兼容等。
3.9某时钟速率为2.5GHz的流水式处理器执行一个有150万条指令的程序。流水线有5段，并以每时钟周期1条的速率发射指令。不考虑分支指令和乱序执行带来的性能损失。
a)同样执行这个程序，该处理器比非流水式处理器可能加速多少？ b)此流水式处理器是吞吐量是多少（以MIPS为单位）？
a.Sp?T串T流水nT流水=nm?5速度几乎是非流水线结构的5倍。
m?n?1b.Tp??2500MIPS
3.10一个时钟频率为2.5GHz的非流水式处理器，其平均CPI是4。此处理器的升级版本引入了5级流水。然而，由于如锁存延迟这样的流水线内部延迟，使新版处理器的时钟频率必须降低到2GHz。
(1)对一典型程序，新版所实现的加速比是多少？ (2)新、旧两版处理器的MIPS各是多少？
（1）对于一个有N条指令的程序来说：
非流水式处理器的总执行时间T0?(4?N)/(2.5?10)?1.6N?10s 5级流水处理器的总执行时间T1?(N?5?1)/(2?109)?2(N?4)?10?9s 加速比=
9?9T03.2N，N很大时加速比≈3.2 ?T1N?4（2）非流水式处理器CPI=4，则其执行速度=2500MHz/4=625MIPS。
5级流水处理器CPI=1，则其执行速度=2000MHz /1=2000MIPS。
3.11随机逻辑体系结构的处理器的特点是什么？详细说明各部件的作用。
随机逻辑的特点是指令集设计与硬件的逻辑设计紧密相关，通过针对特定指令集进行硬件的优化设计来得到逻辑门最小化的处理器，以此减小电路规模并降低制造费用。
主要部件包括：产生程序地址的程序计数器，存储指令的指令寄存器，解释指令的控制逻辑，存放数据的通用寄存器堆，以及执行指令的ALU等几个主要部分构成。
3.13什么是微代码体系结构？微指令的作用是什么？
在微码结构中，控制单元的输入和输出之间被视为一个内存系统。控制信号存放在一个微程序内存中，指令执行过程中的每一个时钟周期，处理器从微程序内存中读取一个控制字作为指令执行的控制信号并输出。
微指令只实现必要的基本操作，可以直接被硬件执行。通过编写由微指令构成的微代码，可以实现复杂的指令功能。微指令使处理器硬件设计与指令集设计相分离，有助于指令集的修改与升级，并有助于实现复杂的指令。
3.14微码体系结构与随机逻辑体系结构有什么区别？
（1） 指令集的改变导致不同的硬件设计开销。
在设计随机逻辑结构时，指令集和硬件必须同步设计和优化，因此设计随机逻辑的结构比设计微码结构复杂得多，而且硬件和指令集二者中任意一个变化，就会导致另外一个变化。
在微码结构中，指令设计通过为微码ROM编写微码程序来实现的，指令集的设计并不直接影响现有的硬件设计。因此，一旦修改了指令集，并不需要重新设计新的硬件。 （2） 从性能上比较
随机逻辑在指令集和硬件设计上都进行了优化，因此在二者采用相同指令集时随机逻辑结构要更快一些。但微码结构可以实现更复杂指令集，因此可以用较少的指令完成复杂的功能，尤其在存储器速度受限时，微码结构性能更优。
3.15说明流水线体系结构中的5个阶段的操作。能否把流水线结构分为6阶段？如果可能，试给出你的方案。
流水线若分为5个阶段应包括：取指，译码，取操作数，执行，数据回写
流水线若分为6个阶段应包括：取指，译码，取操作数，执行，存储器操作，数据回写
四
4.3 微机系统中总线层次化结构是怎样的？
按总线所处位置可分为：片内总线、系统内总线、系统外总线。
按总线功能可分为：地址总线、数据总线、控制总线。 按时序控制方式可分为：同步总线、异步总线。 按数据格式可分为：并行总线、串行总线。
4.4 评价一种总线的性能有那几个方面？ 总线时钟频率、总线宽度、总线速率、总线带宽、总线的同步方式和总线的驱动能力等。
4.5 微机系统什么情况下需要总线仲裁？总线仲裁有哪几种？各有什么特点？
总线仲裁又称总线判决，其目的是合理的控制和管理系统中多个主设备的总线请求，以避免总线冲突。当多个主设备同时提出总线请求时，仲裁机构按照一定的优先算法来确定由谁获得对总线的使用权。
集中式（主从式）控制和分布式（对等式）控制。集中式特点：采用专门的总线控制器或仲裁器分配总线时间，总线协议简单有效，总体系统性能较低。分布式特点：总线控制逻辑分散在连接与总线的各个模块或设备中，协议复杂成本高，系统性能较高。
4.6总线传输方式有哪几种？同步总线传输对收发模块有什么要求？什么情况下应该采用异步传输方式，为什么？
总线传输方式按照不同角度可分为同步和异步传输，串行和并行传输，单步和突发方式。同步总线传输时，总线上收模块与发模块严格按系统时钟来统一定时收发模块之间的传输操作。异步总线常用于各模块间数据传送时间差异较大的系统，因为这时很难同步，采用异步方式没有固定的时钟周期，其时间可根据需要可长可短。
4.14发送时钟和接收时钟与波特率有什么关系？ 其关系如下：
发/收时钟频率=n*(发/收波特率) (其中n=1,16,64)
实际应用中可根据要求传输的时钟频率和所选择的倍数n来计算波特率。
五
5.10 用16K×1位的DRAM芯片组成64K×8位存储器，要求： (1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS, CPU在1μS内至少要访问一次。试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？
（1）组建存储器共需DRAM芯片数N=（64K*8）/（16K*1）=4*8（片）。
每8片组成16K×8位的存储区， A13~A0作为片内地址，用A15、A14经2:4译码器产生片选信号
，逻辑框图如下（图有误：应该每组8片，每片数据线为1根）
（2）设16K×8位存储芯片的阵列结构为128行×128列，刷新周期为2ms。因为刷新每行需0.5μS，则两次（行）刷新的最大时间间隔应小于：
为保证在每个1μS内都留出0.5μS给CPU访问内存，因此该DRAM适合采用分散式或异步式刷新方式，而不能采用集中式刷新方式。
? 若采用分散刷新方式，则每个存储器读/写周期可视为1μS，前0.5μS用于读写，后0.5μS用于刷新。相当于每1μS刷新一行，刷完一遍需要128×1μS＝128μS，满足刷新周期小于2ms的要求；
? 若采用异步刷新方式，则应保证两次刷新的时间间隔小于15.5μS。如每隔14个读写周期刷新一行，相当于每15μS刷新一行，刷完一遍需要128×15μS＝1920μS，满足刷新周期小于2ms的要求；
需要补充的知识：
刷新周期：从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止的时间间隔。刷新周期通常可以是2ms，4ms或8ms。
DRAM一般是按行刷新，常用的刷新方式包括：
? 集中式：正常读/写操作与刷新操作分开进行，刷新集中完成。
特点：存在一段停止读/写操作的死时间，适用于高速存储器。
（DRAM共128行，刷新周期为2ms，读/写/刷新时间均为0.5μS）
? 分散式：一个存储系统周期分成两个时间片，分时进行正常读/写操作和刷新操作。
特点：不存在停止读/写操作的死时间，但系统运行速度降低。
（DRAM共128行，刷新周期为128μs，tm＝0.5μS为读/写时间，tr＝0.5μS为刷新时间，
tc＝1μS为存储周期）
? 异步式：前两种方式的结合，每隔一段时间刷新一次，只需保证在刷新周期内对
整个存储器刷新一遍。
5.11若某系统有24条地址线，字长为8位，其最大寻址空间为多少？现用 SRAM2114(1K*4)存储芯片组成存储系统，试问采用线选译码时需要多少个2114存储芯片？
该存储器的存储容量=224 *8bit=16M字节 需要SRAM2114(1K*4)存储芯片数目：
16M?8?160组?2片/组?320片
1K?45.12 在有16根地址总线的机系统中画出下列情况下存储器的地址译码和连接图。
（1）采用8K*1位存储芯片，形成64KB存储器。 （2）采用8K*1位存储芯片，形成32KB存储器。 （3）采用4K*1位存储芯片，形成16KB存储器。
由于地址总线长度为16，故系统寻址空间为2?位宽?64K?位宽bit
（1）8K*1位存储芯片地址长度为13，64KB存储器需要8个8K*1位存储芯片，故总共需要16根地址总线，地址译码为：
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微处理器系统结构与嵌入式系统设计(第二版)答案全
