IC半导体封装测试流程
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第1章前言
半导体芯片封装的目的
半导体芯片封装主要基于以下四个目的[10, 13]:
防护 支撑 连接
可靠性
金线
引脚
芯片
塑封体（上模）
第一，保护：半导体芯片的生产车间都装常严格构的生产条件控制，恒定的温度（230 ± 3C）、恒定的湿度（50± 10%）、护格的空气尘埃颗粒度控制（一般介于 1K到10K）及严 格的静电保护措施，裸露的装芯片只有在这种严格的环境控制下才不会失效。但是，我们所 生活的周围环境完全不可能具备这种条件环氧低温可能会有塑封体C（、下高温可能会有60C、湿度 可能达到100%，如果是汽车产品，其工作温度可能高达
120C以上，为了要保护芯片，所 以我们需要封装。
第二，支撑：支撑有两个作用，一是支撑芯片，将芯片固定好便于电路的连接，二是封 装完成以后，形成一定的外形以支撑整个器件、使得整个器件不易损坏。
第三，连接：连接的作用是将芯片的电极和外界的电路连通。
引脚用于和外界电路连通，金线则将引脚和芯片的电路连接起来。 载片台用于承载芯片， 环氧树脂粘合剂用于将芯片粘贴在载片台上，引脚用于支撑整个器件，而塑封体则起到固定 及保护作用。
第四，可靠性：任何封装都需要形成一定的可靠性，这是整个封装工艺中最重要的衡量 指标。原始的芯片离开特定的生存环境后就会损毁，需要封装。芯片的工作寿命，主要决于 对圭寸装材料和圭寸装工艺的选择。
半导体芯片圭寸装技术的发展趋势
封装尺寸变得越来越小、越来越薄 引脚数变得越来越多
芯片制造与封装工艺逐渐溶合 焊盘大小、节距变得越来越小 成本越来越低 绿色、环保
以下半导体封装技术的发展趋势图[2,3,4,11,12,13]:
八高效能
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引脚 数
MCM/SIP
图1-2
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半导体封装技术发展趋势
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注:
图1-2 （续）
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PGA QFP
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1. xSOP 是指 SOP 系列封装类型，包括 SSOP/TSOP/TSSOP/MSOP/VSOP 等。 2. 3D 是目前用于简称叠层芯片封装的最常见缩写。
TSOP封装技术出现于上个世纪80年代，一出现就得到了业界的广泛认可， 至今仍旧是 主流圭寸装
技术之一。TSOP是“Thin Small Outline Packag啲缩”，意思是薄型小尺寸圭寸装。 其封装体总高度不得超过、引脚之间的节距。 TSOP 封装具有成品率高、价格便宜等优点， 曾经在 DRAM 存存储器的封装方面得到了广泛的应用 [14]。
从本世纪初开始，国外主要的半导体封装厂商都开始了叠层芯片 （3D）封装工艺的研究， 几乎涉及到所有流行的封装类型，如 SIP、TSOP、BGA、CSP、QFP，等等。
2005年以后，叠层芯片（3D）封装技术开始普及。2007年，我们将看到两种全新的封 装类型，PiP
（Package in Package 及 PoP （Package on Packag），它们就是叠层芯片（3D） 封装技术广泛应用的结果。
叠层芯片封装技术概述
叠层芯片封装技术，简称 3D，是指在不改变封装体的尺寸的前提下，在同一个封装体 内于垂直方向叠放两个或两个以上的芯片的封装技术，它起源于快闪存储器（ NOR/NAND ） 及 SDRAM 的叠层封装。 叠层芯片封装技术对于无线通讯器件、 便携器件及存储卡来讲是最 理想的系统解决方案。近年来，手机、
PDA、电脑、通讯、数码等消费产品的技术发展非常
快，这此行业的迅猛发展需要大容量、 多功能、 小尺寸、 低成本的存储器、 DSP、 ASIC、 RF、
MEMS 等半导体器件，于是叠层芯片技术于近几年得到了蓬勃发展 [1]。
3D 封装技术的有以下几个优点：
多供能、高效能
大容量高密度，单位体积上的功能及应用成倍提升 低成本
例如， DRAM/NAND ，为了增大单个器件的存储容量，一个通常的做法就是减小芯片的 线宽、采用集成度更高的工艺，使得单芯片的容量增长。不过，减小线宽，一是带来晶圆带 来生产成本的上升，二是技术难度也会相应加大。如果提高封装密度，即采用叠层芯片封装 技术，同样可以将单个器件的容量成倍提升，但是生产成本的上升、工艺难度都比前者低， 这就是为什么需要发展叠层芯片封装工艺的根本原因。 在一个封装体内放入两个芯片就可以 将单个器件的容量提高一倍，这种方法要比我们提高集成度要简单得多。举个例子，假如采 用57nm工艺的单芯片的容量是1G,如果提升到2G则需要使用45nm的集成度，但是，目 前市场上有大量的2G SD卡出售并未采用45nm的工艺，这就是得益于叠层芯片封装技术，
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