8位USB和RGB-LED MS51单片机CH555手册 - 图文 

26

3 2 1

bIE_P0_3_LO

保留 bIE_P7_1_LO

RW RO RW

该位为1使能P0.3中断(电平模式低电平有效，边沿模式下降沿有效)；该位为0禁止 保留

当bOSC_EN_XT=0时，该位为1使能P7.1中断(电平模式低电平有效，边沿模式下降沿有效)；该位为0禁止 当MASK_CMP_VREF!=000时，该位为1使能电压比较器结果bCMP_RESULT中断(电平模式下低于参考电压有效，边沿模式下从高于参考电压到低于参考电压有效)；该位为0禁止 该位为1使能UART0接收引脚中断(电平模式低电平有效，边沿模式下降沿有效)；该位为0禁止。根据bUART0_PIN_X=0/1选择RXD0或RXD0_引脚

0 0 0

1 bIE_CMP_RES_LO RW 0

0 bIE_RXD0_LO RW 0

其它能够产生GPIO中断的信号源还有：

当bP4_IE_LEVEL为1时，P4.0～P4.7其中任一引脚的电平变化将产生GPIO中断。 当bP2L_IE_LEVEL为1时，P2.0～P2.3其中任一引脚的电平变化将产生GPIO中断。 当bP1L_IE_LEVEL为1时，P1.0～P1.3其中任一引脚的电平变化将产生GPIO中断。 当bP0_IE_LEVEL为1时，P0.0～P0.7其中任一引脚的电平变化将产生GPIO中断。

中断优先级控制寄存器(IP)： 位 7 6 5 4 3 2 1 0

名称 PH_FLAG PL_FLAG PT2 PS PT1 PX1 PT0 PX0

访问 RO RO RW RW RW RW RW RW

描述

高优先级中断正在执行标志位 低优先级中断正在执行标志位 定时器2中断优先级控制位 UART0中断优先级控制位 定时器1中断优先级控制位 外部中断1的中断优先级控制位 定时器0中断优先级控制位 外部中断0的中断优先级控制位

复位值 0 0 0 0 0 0 0 0

扩展中断优先级控制寄存器(IP_EX)： 位 7 6 5 4 3 2 1 0

IP和IP_EX寄存器用于设定中断优先级，如果某位被置1，则对应的中断源被设定为高优先级；如果某位被清0，则对应的中断源被设为低优先级。对于同级中断源，系统有默认的优先权顺序，默认优先极顺序如表9.1.1所示。其中PH_FLAG和PL_FLAG组合表示当前中断的优先级。

表9.1.3 当前中断优先级状态指示

名称 bIP_LEVEL bIP_GPIO bIP_PWM_I2C bIP_UART1 bIP_ADC 保留 bIP_USB bIP_SPI0

访问 RO RW RW RW RW RO RW RW

描述

当前中断嵌套等级标志位，该位为0则表示无中断或者嵌套2级中断；该位为1则表示当前嵌套1级中断 GPIO中断优先级控制位

RGB LED、I2CS中断优先级控制位 UART1中断优先级控制位 ADC中断优先级控制位 保留

USB中断优先级控制位 SPI0中断优先级控制位

复位值 0 0 0 0 0 0 0 0

27

PH_FLAG 0 0 1 1

PL_FLAG 0 1 0 1

当前无中断

当前正在执行低优先级中断 当前正在执行高优先级中断 意外状态，未知错误

当前中断优先级状态

10、I/O端口

10.1 GPIO简介

CH555提供最多45个I/O引脚，部分引脚具有复用功能。其中，端口P0～P4的输入和输出都可以按位寻址。

如果引脚没有被配置成复用功能，则默认是通用I/O引脚状态。作为通用数字I/O使用时，所有I/O端口都具有真正的“读–修改–写”功能，支持SETB或者CLR等位操作指令独立地改变某些引脚的方向或者端口电平等。

10.2 GPIO寄存器

本节所有的寄存器和位以通用格式表示：小写的“n”表示端口的序号(n=0、1、2、3、4)，而小写的“x”代表位的序号(x=0、1、2、3、4、5、6、7)。

表10.2.1 GPIO寄存器列表

名称 P0 P0_DIR_PU P0_MOD_OC

P1 P1_DIR_PU P1_MOD_OC

P2 P2_DIR_PU P2_MOD_OC

P3 P3_DIR_PU P3_MOD_OC

P4 P4_DIR_PU P4_MOD_OC P4_LED_KEY P6_IN P6_OUT_PU P6_DIR P7 XBUS_AUX PORT_CFG PIN_FUNC

地址 80h C5h C4h 90h 93h 92h A0h 95h 94h B0h 97h 96h C0h C3h C2h C1h ADh AEh AFh F1h A2h 21EAh 21E9h

描述

P0端口输入输出寄存器

P0端口方向控制和上拉使能寄存器 P0端口输出模式寄存器 P1端口输入输出寄存器

P1端口方向控制和上拉使能寄存器 P1端口输出模式寄存器 P2端口输入输出寄存器

P2端口方向控制和上拉使能寄存器 P2端口输出模式寄存器 P3端口输入输出寄存器

P3端口方向控制和上拉使能寄存器 P3端口输出模式寄存器 P4端口输入输出寄存器

P4端口方向控制和上拉使能寄存器 P4端口输出模式寄存器

P4端口LED限流和键盘模式寄存器 P6端口输入寄存器

P6端口输出数据和上拉使能寄存器 P6端口方向控制寄存器 P7端口输入输出寄存器 外部总线辅助设置寄存器 端口中断和唤醒配置寄存器 引脚功能选择寄存器

复位值 FFh FFh FFh FFh FFh FFh FFh FFh FFh FFh FFh FFh FFh FFh FFh 00h PPh 00h 00h P3h 00h 00h 00h

28

ANA_PIN

21E8h

模拟引脚数字输入禁止寄存器

00h

Pn端口输入输出寄存器(Pn)：

位 [7:0]

名称 Pn.0～Pn.7

访问 RW

描述

Pn.x引脚状态输入和数据输出位，可以按位寻址

复位值 FFh

Pn端口输出模式寄存器(Pn_MOD_OC)：

位 [7:0]

名称 Pn_MOD_OC

访问 RW

描述

Pn.x引脚输出模式设置：0-推挽输出；1-开漏输出

复位值 FFh

Pn端口方向控制和上拉使能寄存器(Pn_DIR_PU)：

位 [7:0]

名称 Pn_DIR_PU

访问 RW

描述

在推挽输出模式下是Pn.x引脚方向控制： 0-输入；1-输出；

在开漏输出模式下是Pn.x引脚上拉电阻使能控制： 0-禁止上拉电阻；1-使能上拉电阻

复位值 FFh

P6端口输入寄存器(P6_IN)：

位 [7:5] [3:2]

名称 保留 保留

访问 RO RO RO

保留 保留

P6.0、P6.1、P6.4引脚状态输入位

描述

复位值 000b 00b P,P,P

0,1,4 P6.0,P6.1,P6.4

P6端口输出数据和上拉使能寄存器(P6_OUT_PU)：

位 [7:5] [3:2] 4 1 0

名称 保留 保留 P6_OUT_PU[4] P6_OUT_PU[1] P6_OUT_PU[0]

访问 RO RO RW RW RW

保留 保留

当P6_DIR[x]=1时是P6.x引脚输出数据： 0-输出低电平；1-输出高电平。

当P6_DIR[x]=0时是P6.x引脚上拉电阻使能控制： 0-禁止上拉电阻；1-使能上拉电阻

描述

复位值 000b 00b 0 0 0

P6端口方向控制寄存器(P6_DIR)：

位 [7:5] [3:2] 4 1 0

由Pn_MOD_OC[x]和Pn_DIR_PU[x]组合实现Pn端口的相关配置，具体如下。

表10.2.2 端口配置寄存器组合 Pn_MOD_OC Pn_DIR_PU

工作模式描述（如用于P4.x仅当P4_LED_KEY[x]=0时）

名称 保留 保留 P6_DIR[4] P6_DIR[1] P6_DIR[0]

访问 RO RO RW RW RW

保留 保留

P6.x引脚方向控制： 0-输入；1-输出

描述

复位值 000b 00b 0 0 0

29

0 0 1 1

0 1 0 1

高阻输入模式，引脚没有上拉和下拉电阻

推挽输出模式，具有对称驱动能力，可以输出或者吸收较大电流 开漏输出，支持高阻输入，引脚没有上拉电阻

准双向模式(标准8051)，开漏输出，支持输入，引脚有上拉电阻，当输出从低电平转高电平时自动驱动2个时钟周期的高电平以加速转换

工作模式描述（当P4_LED_KEY[x]=1时）

高阻输入模式，引脚没有上拉和下拉电阻

推挽输出模式，可以输出较大电流，可以吸收受限电流直接驱动LED 开漏输出，支持电流型键盘信号输入，引脚没有上拉电阻

准双向模式(标准8051)，开漏输出，支持电流型键盘信号输入，引脚有上拉电阻，当输出从低电平转高电平时自动驱动2个时钟周期的高电平以加速转换

表10.2.3 P4.x端口且P4_LED_KEY[x]=1时配置寄存器组合

P4_MOD_OC P4_DIR_PU

0 0 1 1

0 1 0 1

注：电流型键盘信号内置有硬件去干扰，按键之后软件还需要延时至少500nS再采样P4。

P1～P4端口支持纯输入或推挽输出以及准双向等模式。各引脚都有可以自由控制的内部上拉电阻，以及都有连接到VDD和GND的保护二极管。

图10.2.1是P0端口的P0.x引脚和P1端口的P1.x引脚的等效原理图，去掉AIN和ADC_PIN以及ADC_CHAN之后可以适用于P2、P3、P4端口。

图10.2.1 I/O引脚等效原理图

Pn_DIR_PU[x]Pn_MOD_OC[x]VCC55KVCC9KDelay 2 ClockPn[x]OUTVCCPn_MOD_OC[x]ANA_PIN[x/2]Pn[x]IN0//1VCCADC_CHAN[x]GNDAIN[x]Pn[x] 图中电阻值仅供参考，对于P0.0～P0.7和P3.3及P3.4，图中55K应为5K、图中9K应为60K。

表10.2.5 P6.x端口配置寄存器组合 P6_DIR P6_OUT_PU bUX_DP_PU_EN 0 0 0 1

0 0 1 0

0 1 0

工作模式描述

高阻输入模式，引脚有1000K下拉电阻 输入模式，引脚有1.5K上拉电阻，拉到V33 输入模式，引脚有7.5K上拉电阻，拉到VDD 推挽输出模式，输出低电平，可吸收较大电流

30

1

1

推挽输出模式，输出高电平，可输出较大电流

P7端口输入输出寄存器(P7)： 位 [7:6] 5 4 3 2

名称 保留 bP7_1_IN bP7_0_IN bP7_1_DIR bP7_0_DIR

访问 RO RO RO RW RW

保留

P7.1引脚数据输入位 P7.0引脚数据输入位 P7.1引脚方向控制： 0-输入；1-输出 P7.0引脚方向控制： 0-输入；1-输出

当bP7_1_DIR =1时是P7.1引脚输出数据： 0-输出低电平；1-输出高电平。

当bP7_1_DIR =0时是P7.1引脚上拉电阻使能控制： 0-禁止上拉电阻；1-使能上拉电阻

当bP7_0_DIR =1时是P7.0引脚输出数据： 0-输出低电平；1-输出高电平。

当bP7_0_DIR =0时是P7.0引脚上拉电阻使能控制： 0-禁止上拉电阻；1-使能上拉电阻

描述

复位值 00b P P 0 0

1 bP7_1_OUT_PU RW 1

0 bP7_0_OUT_PU RW 1

表10.2.6 P7.x端口配置寄存器组合

bP7_?_DIR bP7_?_OUT_PU

0 0 1 1 X

0 1 0 1 X

bOSC_EN_XT

0 0 0 0 1

工作模式描述

高阻输入模式，引脚没有上拉和下拉电阻 输入模式，引脚有上拉电阻

推挽输出模式，输出低电平，可吸收较大电流 推挽输出模式，输出高电平，可输出较大电流 P7.0/P7.1作为XI/XO用于外部晶体振荡器

端口中断和唤醒配置寄存器(PORT_CFG)： 位 7 6 5 4 [3:0] 名称 bP4_IE_LEVEL bP2L_IE_LEVEL bP1L_IE_LEVEL bP0_IE_LEVEL

保留

访问 RW RW RW RW RO

描述

P4.0～P4.7任一引脚电平变化的中断使能和唤醒使能： 0-禁止中断和唤醒；1-使能中断和唤醒

P2.0～P2.3任一引脚电平变化的中断使能和唤醒使能： 0-禁止中断和唤醒；1-使能中断和唤醒

P1.0～P1.3任一引脚电平变化的中断使能和唤醒使能： 0-禁止中断和唤醒；1-使能中断和唤醒

P0.0～P0.7任一引脚电平变化的中断使能和唤醒使能： 0-禁止中断和唤醒；1-使能中断和唤醒 保留

复位值 0 0 0 0 0000b

模拟引脚数字输入禁止寄存器(ANA_PIN)： 位 7

名称 bP70_P71_DI_DIS

访问 RW

描述

控制P7.0和P7.1数字输入：

复位值 0