基于FPGA的TFT液晶显示时序控制器设计
陈建军1，2，金强宁1，2*，章鹏1，2，刘凯丽1，2
【摘 要】摘要：针对某些仅绑定栅源驱动芯片而没有时序控制电路的液晶显示面板，设计了一款基于FPGA的SOPC嵌入式系统的时序控制器。它利用FPGA的逻辑电路实现LVDS视频信号的解码、灰阶扩展、RSDS信号编码、显示控制时序转换等功能，并通过FPGA中Nios II软核的串行口设置参数，编程GAMMA及VCOM电压，参数具有掉电保护功能。时序控制器中还增加了BIT检测电路，可实时査询电路运行状态。该时序控制器电路集成度高、功耗低，结构简单，适合特殊应用，具有较高使用价值。 【期刊名称】液晶与显示 【年(卷),期】2015(030)004 【总页数】8
【关键词】TFT液晶显示;时序控制器;FPGA;SOPC;BIT
【文献来源】https://www.zhangqiaokeyan.com/academic-journal-cn_chinese-journal-liquid-crystals-displays_thesis/0201253996870.html
1 引言
在当今信息社会，彩色TFT(Thin Film Transistor)液晶显示器已经广泛地应用在我们生活的各个方面，液晶显示面板的制造技术不断完善成熟，已形成标准化、规范化的电气接口形式，如低电压差分信号LVDS(Low Voltage Differential Signaling)、bit位数字RGB信号等。近来，随着液晶显示面板集成度越来越高，栅源驱动芯片Source driver与Gate driver均绑定在玻璃面板上，导致与面板的电气接口发生根本性改变。时序控制器(Timing controller)
作为液晶显示器的核心部分之一，对液晶显示系统的正常工作起着关键的作用，它为液晶显示器前级电路与液晶面板之间提供桥接，接收并处理前级电路输出的标准数字视频信号，产生特定的时序信号控制液晶面板正常工作。目前，国内、外各液晶面板厂商设计的时序控制电路通常采用商用专用控制芯片，这样时序控制电路只适合专一的液晶面板使用。本设计采用工业级FPGA(Field Programmable Gate Array)来实现商用控制芯片的所有功能，同时集成了状态BIT (Built In Test)检测及参数可编程设置等功能，能满足特殊应用场合苛刻环境下的可靠性要求。而且，硬件电路的通用化设计可以适应不同厂商、不同规格的液晶面板。
2 液晶显示面板
图1为一款典型的仅绑定栅源驱动芯片而没有时序控制电路的彩色液晶显示面板结构，本文针对该款显示面板展开时序控制电路设计［1］。 液晶显示面板基本参数: 分辨率:1 024(H)×768(V) 显示颜色:RGB
显示灰阶:每色64级，262144级色阶 电气接口:
·数据、扫描及控制通道:RSDS(Reduced Swing Differential Signaling)低摆幅差分信号，扫描时钟、水平垂直扫描起始脉冲、水平垂直方向控制、差分信号极性控制、数字锁存脉冲等; ·芯片支持电压;
·VCOM电压和GAMMA电压(Vγ1～Vγ14)。
3 时序控制电路设计
图2为时序控制电路结构框图。
时序控制电路［2-4］采用基于Altera公司FPGA的SOPC(System On Programmable Chip)技术来实现［5-6］，它由数据处理通道、显示控制时序变换、驱动电压发生器及嵌入式NiosII软核［7］等部分组成。 3．1数据处理通道
数据处理通道在FPGA内实现，它由LVDS解码电路、灰阶扩展及RSDS输出接口电路等部分构成。 3．1．1LVDS解码电路
LVDS接口是为了解决TTL电平方式传输宽带高码率数据时功耗大、电磁辐射大等缺点，由美国国家半导体公司研制的一种数字视频传输方式，在液晶面板上得到了广泛的应用。本文所设计的时序控制器接收单路四通道8 bit LVDS视频信号，同时兼容VESA LVDS信号格式和JEIDA LVDS信号格式。 LVDS解码电路如图3所示。
外部65 MHz的LVDS时钟RxCLKIN接入锁相环(PLL)IP核，根据LVDS时钟与数据的相位关系，产生3个时钟:
fast_ck:频率为227．5 MHz，相位为－90°。 slow_ck:频率为65 MHz，相位为－25．71°。 slow_ck1:频率为32．5 MHz，相位的为0°。
四通道LVDS视频数据接入LVDS解串行化器(LVDS SERDES)，设置数据通道为4，SERDES因子为7，选择外部锁相环。分别将PLL产生的fast_ck接至解串行化器的rx_inclock，slow-ck接至解串行化器的rx_syncclock，slow_ck1
基于FPGA的TFT液晶显示时序控制器设计
