10、B
三、判断题 1、X 2、X 3、X 4、X 5、X 6、√ 7、X 8、√ 9、X
※<习题三>
一、填空题
1、VHDL语言是________标准化语言。
2、一个完整的VHDL程序包含：_____、_____、_____、 _____、______五个部分。
3、_______部份说明了设计模块的输入/输出接口信号或引脚。 4、_______部份描述了设计模块的具体逻辑功能。
5、VHDL提供了四种端口模式：_____、_____、_____、 _____。 6、关键字实体的英文是：_____。 7、关键字结构体的英文是：_____。
8、VHDL语言常用的库有：_____、_____、 _____。 9、结构体的描述方式主要有：_____和_____。
10、IEEE库常用的程序包有：_____、_____、 _____。 11、程序包由：_____和_____构成 二、选择题
1、ＶＨＤＬ语言程序结构中必不可少的部分是：（ ）
（A）库 （B）程序包 （C）配置 （D）实体和结构体 2、ＶＨＤＬ语言端口模式中不允许内部引用该端口信号的是（ ）： （A）ＩＮ （B）ＯＵＴ （C）ＢＵＦＦＥＲ （D）ＩＮＯＵＴ 3、下面哪种VHDL库使用时不需声明（ ）：
（A）IEEE库 （B）ASIC库 （C）WORK 库 （D）ALTERA库 4、下面哪种VHDL库使用时不需声明（ ）：
（A）IEEE库 （B）ASIC库 （C）STD 库 （D）ALTERA库 5、能反馈输出信号至内部的端口模式是（ ）：
（A）ＩＮ （B）ＯＵＴ （C）ＢＵＦＦＥＲ （D）ＩＮＯＵＴ 6、CLK为输入信号，其正确的端口说明是：（ ）
（A）CLK：IN BIT （B）CLK：OUT BIT （C）CLK：INOUT BIT （D）CLK：BUFFER BIT 7、Q0为输出信号，但内部设计会用到其反馈信号，其正确的端口说明是：（ ）
（A）CLK：IN BIT （B）CLK：OUT BIT （C）CLK：INOUT BIT （D）CLK：BUFFER BIT
8、STD_LOGIC_1164程序包的正确声明方法是：（ ）
（A）USE STD_LOGIC_1164 （B）USE IEEE.STD_LOGIC_1164 （C）USE IEEE.STD_LOGIC_1164.ALL （D）USE WORK.STD_LOGIC_1164.ALL
9、类属说明的正确格式是：（ ）
（A）GENERIC(delay:TIME=20us); （B）GENERIC(delay:TIME:=20us); （C）GENERIC(delay TIME=20us); （D）GENERIC(delay=TIME:=20us); 10、使用STD_LOGIC数据类型，必须声明库（ ） （A）ALTERA （B）STD （C）IEEE （D）WORK 三、判断题
1、IEEE库使用时必须声明。 （ ）
2、实体（ENTITY）不是VHDL程序所必须的。 （ ） 3、一个实体只能有一个结构体。 （ ）
4、OUT模式的信号也可在表达式的右边使用。 （ ）
5、INOUT是双向信号，在表达式的右边使用时信号来自外部。 （ ）
6、BUFFER也可在表达式的右边使用，但其含义是指内部反馈信号。 （ ） 7、结构体内部定义的数据类型、常数、函数、过程只能用于该结构体。（ ） 8、STD库使用时也必须声明。 （ ）
9、库的好处是可使设计者共享设计成果。 （ ） 10、库的说明语句必须放在实体前面。 （ ）
11、配置用于描述层与层之间的连接关系和实体与结构体之间的关系。（ ） 12、类属参量为实体和外部环境通信提供一种静态信息通道，类属的值可以由设计实体外部提供。 （ ）
答案:
一、填空题 1、IEEE
2、实体、结构体、库、程序包、配置 3、实体 4、结构体
5、IN、OUT、INOUT、BUFFER 6、ENTITY
7、ARCHITECTURE
8、IEEE库、STD库、WORK库 9、行为描述、数据流描述
10、STD_LOGIC_1164、STD_LOGIC_UNSIGNED、STD_LOGIC_ARITH 11、程序包首、程序包体 二、选择题 1、D 2、B 3、C 4、C
5、C 6、A 7、D 8、C 9、B 10、C
三、判断题 1、√ 2、X 3、X 4、X 5、√ 6、√ 7、√ 8、X 9、√ 10、√ 11、√ 12、√ ※<习题四>
一、填空题
1、布尔类型（BOOLEAN）的取值只有_____和_____。 2、位类型（BIT）的取值只有_____和_____。
3、SIGNAL b:BIT_VECTOR(6 TO 0),信号b被定义为_____位位宽。 4、仅能用于仿真的数据类型有_____、_____。 5、‘A’，‘a’是不同的_____。
6、字符串是用_____括起来的一个字符序列。 7、错误等级类型用来表示系统的状态，共有四种错误等级：_____、_____、 _____、_____。
8、VHDL语言有4类操作符：_____、_____、_____、 _____。
9、算术运算符“/”、“MOD”、“REM”可综合的分母/底必须是_____的乘方。 10、VHDL的数据对象有：_____、_____、 _____和 。 二、选择题
1、TYPE week IS（sun，mon，tue，wed，thr，fri，sat）； week的数据类型是（ ）
（A）字符 （B）BIT （C）STD_LOGIC （D）枚举 2、ＶＨＤＬ语言优先级最高的运算符是（ ）： （A）AND （B）OR （C）NOT （D）XOR 3、变量不能使用的程序结构部分是（ ）：
（A）结构体 （B）进程 （C）函数 （D）过程 4、变量不能使用的程序结构部分是（ ）：
（A）实体 （B）进程 （C）函数 （D）过程 5、能在进程之间传递信息的数据对象是（ ）：
（A）常量 （B）变量 （C）信号 （D）文件
6、a已定义为信号，b已定义为变量，下面正确的表达是：（ ） （A）a:=b （B）a<=b （C）b:=a （D）b<=a 7、signal a:bit; signal b:bit_vector(1 downto 0);下面正确的表达式是：( ) （A）b<=a （B）a<=b （C）a<=b(0) （D）a:=b(0)
8、signal a,b:bit; signal y:bit_vector(1 downto 0);下面正确的表达式是：( )
（A）y<=a （B）y<=b （C）y<=b and a （D）y<=b&a 9、常量的正确格式是：（ ）
（A）CONSTANT Vcc:REAL=5.0 ; （B）CONSTANT Vcc:REAL:=5.0 ; （C）CONSTANT Vcc REAL=5.0 ; （D）CONSTANT Vcc:=5.0 ;
10、a的初值为0；执行语句a<=a+1;a<=a+1; a<=a+1;后，a的值为（ ） （A）0 （B）1 （C）2 （D）3
11、a的初值为0；执行语句a:=a+1;a:=a+1; a:=a+1;后，a的值为（ ） （A）0 （B）1 （C）2 （D）3 三、判断题
1、布尔类型只能进行关系运算，不能进行算术运算。 （ ） 2、整数类型使用时必须限定其范围。 （ ） 3、实数类型不能用于逻辑综合。 （ ） 4、时间类型可以用于逻辑综合。 （ ）
5、数组是将相同类型的数据集合在一起所形成的一个新的数据类型。 （ ） 6、TYPE定义的数据类型是一个“新”类型。（ ）
7、SUBTYPE定义的数据类型是原类型的一个子集，仍属原类型。（ ）
8、VHDL语言是一种类型特性很强的语言，要求操作对象和操作数的数据类型必须一致，不能将不同类型的信号连接起来。（ ） 9、VHDL语言运算符没有优先级。（ ）
10、使用算术运算时，应严格遵循赋值语句两边的数据的位长一致。（ ） 11、无论是什么样的运算表达式都能进行逻辑综合。（ ）
12、常量的设置是为了使设计中的常数更容易阅读和修改。（ ） 13、变量能用于进程之间传递信号。（ ）
14、变量是个局部量，其赋值是立即生效的。（ ） 15、信号是个全局量，其赋值是立即生效的。（ ） 16、VHDL仿真器允许变量和信号设置初值，但VHDL综合器则不会对其综合处理。（ ）
答案:
一、填空题 1、TRUE FALSE 2、1、0 3、7
4、时间类型、实数类型 5、字符 6、双引号
7、NOTE、WARNING、ERROR、FAILURE
8、逻辑运算、关系运算、算术运算、并值运算 9、2
10、常量、变量、信号、文件 二、选择题 1、D 2、C 3、A 4、A 5、C 6、B 7、C 8、D 9、B 10、B 11、D
三、判断题 1、√ 2、√ 3、√ 4、X 5、√ 6、√ 7、√ 8、√ 9、X 10、√ 11、X 12、√ 13、X 14、√ 15、X 16、√ ※<习题五>
一、填空题
1、顺序语句只能在______、_______、______内部使用。
2、VHDL语言常用顺序描述语句有：______、_______、______。 3、wait ________ a,b;
4、wait ________ clk’enent and clk=’1’; 5、if a>b _______ y<=a; _____ c>d _______ y<=b; End if;
6、CASE sel ______
WHEN 0 => q<=i0;
EDA技术与VHDL复习练习题word版本
