基于FPGA的数字频率计原理设计与实现
电子科技大学 张一鸣
【摘 要】【摘要】本文重点介绍了一种基于FPGA的数字频率计的原理、设计方法和实现方法。该设计采用硬件描述语言VHDL(Very-High-Speed Integrated Circuit Hardware Description Language)，在软件开发平台ISE(Integrated Software Environment)上完成。本数字频率计能精确地测量频率在1Hz到100MHz之间的信号。使用ModelSim仿真软件对VHDL程序做了仿真，并完成了综合布局布线，最后将实验程序下载到实验电路板上，完成实验要求并进行测试。 【期刊名称】电子世界 【年(卷),期】2015(000)019 【总页数】4
【关键词】【关键词】FPGA；VHDL；数字频率计；ISE
引言
在电子技术领域内，频率是一个最基本的参数，是指电子器件单位时间内完成周期性变化的次数。因此，为了更好测试器件性能和信号的质量，频率测量就显得尤为重要。随着技术发展，对于频率测量的需求越发显著，测量技术也逐渐提升，市场上出现了具有多功能、高精度、高频率的数字频率计。在实际工程中，我们更加需要符合我们所要求测量精度的频率计。因此，本文提出了一种能满足一般测量精度要求（1Hz-100MHz)，并且成本低廉的数字频率计的设计方案。本设计基于Xinl inx公司Spar t an3E系列的XC3S250E芯片，利用硬件描述语言VHDL 完成数字频率计的设计，通过仿真，分析，综合并最终
下载到FPGA里面去实现。为了简化设计，我们忽略输入信号处理整形的部分，简化键输入部分，其余功能全部在一片FPGA芯片上实现。整个系统非常精简，而且具有现场可更改性和性能可提升性。
1 数字频率计的测量原理
1.1 频率测量
计数式数字频率计常采用直接测频法来测量被测信号的频率，频率计的基本原理利用一个具有高稳定度频率的时基信号对比所测量的输入信号。这里的对比通常指利用时基信号所控制的闸门开计量被测信号。通常情况下，我们计量每秒内待测信号的脉冲个数，此时我们称闸门时间为1S。闸门时间越长，得到的频率值就准确，但会影响频率显示的刷新速率。具体工作原理如图1所示。 首先，把被测信号①(以正弦波为例)通过放大整形模块转变成脉冲②(实际上变成方波即可)整形后方波频率等于被测频率,然后将它加到闸门输入端。门控电路输出信号④来控制闸门开、闭时间。通过十进制数字计数器，我们可以测量在闸门打开时间t内被计数的脉冲⑤的个数。门控信号的作用时间t 是非常准确的，以它作为时间基准(时基)，它由时基发生器提供。通过一个高稳定的石英振荡器和数字分频器，我们可以利用输出的标准时间脉冲去控制门控电路形成门控信号。 1.2 周期测量
同样可以采用直接计数的方法测量被测信号的周期，基本原理是利用被放大整形的输入被测信号作为门控电路信号，控制闸门开闭的时间，计数在闸门打开时间内的时基信号。由于时基信号频率和周期已知，我们便可以推知被测信号的周期和频率。工作原理如下图2所示。
1.3 量程与精度问题
采用直接技术的方法测量被测信号的频率或周期时，量程和所选的测量精度是相关的。因为本文所采用设计方法中为六位数码管，在一定的闸门时间即测量精度限制下，其量程也有对应的范围。具体量程与精度的关系如图3所示。 1.4 数字频率计误差问题
由于本文所采用直接计数法设计数字频率计，其测量频率和测量周期的基础误差包括：时基误差、计数误差及触发误差。其中时基误差指用直接计数法测量被测信号频率或者周期时，因为作为标准量杆的时基信号并不能准确的反应时间基准而产生的误差。这是因为频率基准通常由晶振产生，因此时基误差由晶振决定。当晶振产生的时基信号较真实信号有较大误差时，其测量的频率将产生巨大误差。其次，计数误差指由于闸门与被计数的脉冲不同步即闸门时间不会刚好是被计数的脉冲周期的整数倍而产生的误差。从本质上讲，在闸门打开的时间内，其计数值N表示的是一个把精度量化为1的整数部分，N所没有包括的比值小数部分便成为计数误差。最后，触发误差指的是在实际情况下，由于噪声信号的干扰，会造成触发误差，使整形脉冲的位置发生变化。
综上所示，数字频率计的测量误差一方面取决于闸门时间T打开时间的准确程度，另一方面取决于计数器计数精确程度。根据误差合成方法可知：
公式中第一项是数字化仪器所特有的误差，而第二项是闸门时间的相对误差，即石英振荡器所提供的时基信号准确度带来的误差。
对于计数误差，若闸门开启时间为T0而第一个计数脉冲出现在了Tx（如图4所示情况T0＞Tx＞0的情况（），这时计数器计N个数（图中N=6）；现在再来看图4的情况，即趋近于0，我们可以想象又两种可能的计数结果：第一个
基于FPGA的数字频率计原理设计与实现
