硬布线控制器的设计与调试
一、 教学目的、任务与实验设备
· 教学目的
1. 融会贯通计算机组成原理课程和计算机系统结构课程的内容，通过知识的综合运用，加深对计算机系统各模块的工作原理及相互联系的认识，特别是对硬布线控制器的认识。
2. 学习运用ISP（在系统编程）技术进行设计和调试的基本步骤和方法，熟悉集成开发软件中设计调试工具的使用，体会ISP技术相对于传统开发技术的优点。
3. 培养科学研究的独立工作能力，取得工程设计与组装调试的实践经验。
· 教学任务
1. 按给定的数据格式和指令系统，在所提供的器件范围内，设计一台硬布线控制器控制的模型计算机。
2. 根据设计图纸，在通用实验台上进行组装，并调试成功。 3. 在组装调试成功的基础上，整理出设计图纸和其他文件。
· 实验设备 微操作控制信号 Cn 2. 直流万用表一只
启动 停止 时钟 复位 C1 ····· 指 令 寄 存 器 结果反馈信息 B1 指 硬布线控制器 令 （组合逻辑网络） Bn 译 码 ispLSI1032E-70LJ84 模 块 W1 W4 T1 T1 节拍电位/节拍脉冲 发生器 硬布线控制器结构方框图 TJ SKIP 1. TEC－4计算机组成原理实验系统一台 3. 集成电路建议使用ISP芯片（一片ispLSI1032）。采用ISP器件，则需要一台PC机运行设计自动化软件(例如ispEXPERT)作设计、编程和下载使用。
二、 总体设计思路（描述指令系统，给数据通路）
采用与模型计算机相同的指令系统，即12条机器指令。实验设计中采用该指令系统的子集：去掉中断指令后的3条机器指令，只保留9条指令。
采用的数据通路和微程序控制器方案相同。
·数据通路图和数据通路控制信号
RS_BUS#S2S1S0CT4ALU_BUSLDDR2(T3)DR1MUX1DR2MUX2M2DBUSIAR_BUS#RD1、RD0LDIARIARLDPC(T4)PC_ADDALU2PC_INCCEL#LRW(T3)LDAR1(T4)AR1_INCDBUSINSCERB端口ALUA端口数据端口RAM指令端口 LDDR1(T3)M1AR1AR2MUX3LDAR2(T2)M3 PCRS1、RS0 WR1、WR0 B端口A端口RFERSW_BUS#SW0— SW7控制信号LDER(T4)DBUSWR1、WR0RD1、RD0RS1、RS0R4MUX4LDR4(T2)M4 WRD(T2)...控制器C、INTQIRLDIR(T4)
图4 数据通路总体图
控制器的设计思路
硬布线控制器能够实现控制功能，关键在于它的组合逻辑译码电路。译码电路的任务就是将一系列有关指令、时序等的输入信号，转化为一个个控制信号，输出到各执行部件中。
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根据硬布线控制器的基本原理，针对每个控制信号S，可以列出它的译码函数S = f( Im, Mi, Tk, Bj )其中Im是机器指令操作码译码器的输出信号，Mi是节拍信号发生器的节拍信号，Tk是时序信号发生器的时序信号，Bj是状态条件判断信号。
在TEC—4计算机组成原理实验系统中，因为时序信号Tk（T1—T4）已经直接输送给数据通路，所以译码电路不需Tk作为输入。又因为机器指令系统比较简单，操作码只有４位，不需要专门的操作码译码器，因此Im直接就是操作码，即指令寄存器的IR4—IR7信号。Mi的来源就是时序模块的节拍信号，例如W4—W1。Bj的信号包括：
1.来自数据通路中运算器ALU的进位信号C； 2.来自控制台的开关信号SWC、SWB、SWA； 3.其他信号。
其中C、SWC、SWA和SWB信号在微程序控制器中同样存在，不用加以解释。由于硬布线控制器设计和微程序控制器设计的不同需求和特点以及控制器的设计方案的不同，可能需要其他信号，也可能不需要其他信号，根据设计方案而定。
每个控制信号的函数式都是上述输入信号的逻辑表达式，因此可以用各种组合逻辑构造电路网络，实现这些表达式的逻辑功能。理论上，只要对所有控制信号都设计出译码函数，这个硬布线控制器的方案也就得到了。
根据要求，列出所需的控制台指令和机器指令 控制台指令名称 KRR KRD KWE KLD PR 指令功能 SWC 读寄存器堆方式 读双端口存储器方式 写双端口存储器方式 加载寄存器堆方式 启动程序方式 1 0 0 0 0 指令格式 SWB 0 0 1 1 0 SWA 0 1 0 1 0 机器指令名称 加 法 减 法 乘 法 助记符 ADD Rd,Rs SUB Rd,Rs MUL Rd,Rs 指令功能 R7 Rd+Rs->Rd Rd-Rs->Rd Rd*Rs->Rd 0 0 0 R6 0 0 0 R5 0 0 1 指令格式 R4 0 1 0 R3 R2 R1 RD1 RD1 RD1 R0 RD0 RD0 RD0 RS1 RS0 RS1 RS0 RS1 RS0 3
逻辑与 存 数 取 数 无条件转移 条件转移 停机 AND Rd,Rs STA Rd,[Rs] LDA Rd,[Rs] JMP [Rs] JC D STP Rd&Rs->Rd Rd-> [Rs] [Rs]-> Rd [Rs]->PC C=1 PC+D->PC 暂停运行 0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 0 0 1 1 0 1 0 1 0 RS1 RS0 RS1 RS0 RS1 RS0 RS1 RS0 D3 X D2 X RD1 RD1 RD1 RD1 D1 X RD0 RD0 RD0 RD0 D0 X
老师提供的控制台指令流程图 ：
ST W1 0100 KRR1 SKIP 0001 KRD1 SKIP 0010 KWE1 0011 KLD1 0000 PR1 SKIP 1001 KRD2 CEL# LRW=1 TJ SKIP 1010 KWE2 1011 KLD2 1100 KRR2 1000 PR2 SKIP SKIP SW-BUS# CEL# LRW=0 SKIP SW-BUS# SW-BUS# CEL# CEL# LRW=0 LRW=0 W2 CER LDIR TJ CER LDIR TJ W3 SW-BUS# LDER W4 SW-BUS# SW-BUS# SW-BUS# LDAR1 LDAR1 LDAR1 M3=1 SSTO SSTO LDAR2 TJ SSTO TJ SW-BUS# LDAR1 M3=1 LDAR2 SSTO TJ SW-BUS# AR1-INC M4=1 LDR4 LDPC SSTO AR1-INC TJ WRD TJ RS-BUS# TJ 控制台指令流程图 4
在这个控制台里，我们将控制台指令KRR,KRD,KWE,KLD,PR分别拆分为KRR1,KRR2,KRD1,KRD2,KWE1,KWE2,KLD1,KLD2和PR1,PR2。每个小指令分别占用W1-W4四个节拍。分2次执行完成。
控制台控制信号作用：
控制信号 C ALU_BUS LDDR1 LDDR2 WRD RS_BUS# LDER SW_BUS# CEL# LRW CER LDAR1 AR1_INC LDAR2 LDR4 PC_ADD PC_INC LDPC LDIR S2,S1,S0 信号作用 在加法运算和减法运算时产生的进位信号 允许运算结果送往数据总线 M1=0时DR1接收寄存器堆A端口数据 M1=1时DR1接收数据总线DBUS数据 M2=0时DR2接收寄存器堆B端口数据 M2=1时DR2接收数据总线DBUS数据 控制双端口寄存器堆RF的写操作 控制RF的B端口数据是否能送DBUS上 将DBUS上的数据打入暂存寄存器ER 将SW7-SW0数据送往DBUS 选中双端口存储器RAM左端口 允许RAM左端口读操作 允许RAM左端口写操作 RAM右端口读出数据并放到指令总线INS上 禁止右端口操作 将DBUS数据打入地址寄存器AR1 AR1的值加1 M3=0时AR2的数据从程序计数器PC打入 M3=1时AR2的数据从DBUS打入 M4=1时R4的数据从DBUS打入 M4=0时R4的数据从IR0-IR3打入 ALU2完成PC和IR低4位相加即PC+D PC+1 程序计数器PC接收来自DBUS的地址 将来自RAM的指令打入指令寄存器IR 选择运算器ALU的运算类型 信号有效条件 T4上升沿 1 T3下降沿 T3下降沿 1且T2上升沿 0 1且T4上升沿 0 0 1且T3上升沿 0且T3上升沿 1 0 1且T4上升沿 1且T4上升沿 1且T2下降沿 1且T2下降沿 1 1 1且T4上升沿 1且T4上升沿 1
三、 设计方案
设计硬布线控制器的控制流程，也就是解决Mi、Im、Bj如何起作用的问题。设计微程序控制器时可以使用流程图，设计硬布线控制器同样可以使用流程图。微程序控制器的控制信号以微指令周期为时间单位，硬布线控制器以节拍为时间单位，两者本质上是一样的，1拍和1个微指令周期都是从时序T1的上升沿到
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计算机组成原理课程设计—硬布线控制器的设计与实现
