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default:begin end endcase end
op = 0; next = S0;
endmodule
五、 功能仿真
在所建工程下添加test文件，用来进行逻辑功能验证。试输入二进制数列010110111011110000进行逻辑功能验证。并通过Modelsim软件与ISE联调生成对应的状态图，如图1、2、3、4所示。
图1 Moore型状态机仿真波形图
图2 Moore型状态机状态转换图
图3 Mealy型状态机仿真波形图
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图4 Mealy型状态机状态转换图
六、 综合优化
综合优化将Verilog设计输入翻译成基本逻辑单元，根据目标与要求优化所生成的逻辑连接，最后输出标准格式的网表文件。再利用软件以最优的方式对逻辑软件进行逻辑元件布局，并准确实现元件间的互连。图5及图6为ISE生成的RTL仿真电路图。
图5 Moore型状态机仿真电路图
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图6 Mealy型状态机仿真电路图
七、 设计结果
设计的源程序可以实现题目所提出的要求，并通过仿真进行验证。从仿真结果可以看出，Mealy型状态机的输出在输入变化的时候立刻发生变化，而Moore型状态机在输入变化后，还必须的等待时钟的到来，时钟使状态发生变化时才导致输出的变化，所以比Mealy型状态机要多等待一个时钟周期。
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基于FPGA的状态机的实现
