SiTime MEMS硅晶振的最佳设计和布局
实践
1 简介
在许多应用中，适当的去耦、旁路和电源噪声降低对于确保振荡器的最佳性能很重要。
一种常见的策略是将电容器放置在印刷电路板 (PCB) 上的高速设备附近。 这些电容器具有重要功能：
? 为元件提供瞬时电流 ? 减少通过系统的噪声传播 ? 将电源噪声分流到 GND
以下部分介绍了SiTime单端和差分定时器件的去耦、旁路、噪声抑制和电源条件建议。
2 解耦
时钟振荡器等快速开关设备对电源的要求很高。 高时钟速率加上快速上升时间（通常在 1 ns 范围内）使电源难以及时提供所需的电流。 结果，设备上的电源电压电平将下降。 为确保设备始终有足够的电荷可用，可以安装去耦电容器作为本地蓄水池。
SiTime 建议在振荡器的 VDD 引脚和单端和差分设备的接地层之间使用 0.1 μF 陶瓷去耦电容器。 图 1 和图 2 显示了带有 0603 尺寸、0.1 μF 去耦电容器 C 的 SiTime 4 引脚振荡器的示例布局。图 3 显示了 SiTime 芯片级封装 (CSP) 的示例布局。 图 1、2 和 3 中显示的所有走线都需要用阻焊层覆盖。 对于 SiTime 的 4 引脚器件，时钟的引脚 1 可用于支持诸如输出启用、待机、扩展禁用、VCXO 控制或自动校准等功能。 承载
高边沿速率信号和嘈杂电源开关信号的走线应布线至少 1 毫米远，并与引脚 1 走线正交。 有关进一步的布局指南，请参阅第 6 节。
图 1：当电路板制造允许振荡器引脚之间的走线布线时，带有去耦电容器的 4 引脚 SiTime 器件的布局示例
图 2：当电路板生产不允许振荡器引脚之间的走线时，带有去耦电容器的 SiTime 设备的布局示例
图 3：CSP 设备的布局示例
图 4：2012 (QFN) 器件的布局示例
3 通过传递
凭借当今的高处理器速度和数据速率，系统中存在大量噪声。 时钟振荡器产生的近似
方波包含单元的基频以及信号的高次谐波分量。 为了限制通过系统传播的噪声量，需要旁路电容器来提供低阻抗路径，将这种瞬态能量分流到地。
在大多数应用中，0.1 μF 去耦电容器为所有 SiTime 器件提供足够的旁路能力，不
需要额外的旁路电容器。
用户可以考虑为 SiTime 振荡器使用额外的 1 nF 或 10 nF 旁路，差分输出以高频
（150 MHz 以上）运行，以抑制电源网络上的较高时钟谐波。 4 电源降噪
在大多数应用中，VDD 和 GND 之间的单个 0.1 μF 电容器会将电源上可能存在的大部分噪声分流到 GND。 SiTime 设备使用内部稳压器来降低电源噪声的影响。 然而，为了进一步减少对振荡器输出抖动的任何残余电源噪声影响，用户可以考虑 RC 或 LC 电
源滤波策略。 SiTime 建议将此类过滤用于高速应用，例如波特率大于 6 Gbps 的串行接口（例如，8.5 Gbps 光纤通道和串行 10 Gbit 以太网）。
图 5：RC 电源滤波器
RC 滤波，如图 5 所示，使用起来很简单。 需要选择 R 以使电阻上的标称压降在标称电源电压的 5% 范围内。 表 1 显示了不同 SiTime 振荡器的值。
表 1：RC 电源滤波器的推荐元件值
图 6：LC 电源滤波器
LC滤波，如图 6 所示，特别适用于具有较高电流消耗的设备，例如差分振荡器。电
感器的低串联电阻（通常小于1Ω）以小于50mV 的压降向器件提供直流电源电压。 LC滤波器还有一个额外的优势，可以最大限度地减少来自电源网络的潜在振荡器开关噪声。 与电感器并联的电阻器旨在减少 LC 电路谐振频率处的峰值。 表 2 列出了一些 SiTime 差分终端设备的 LC 电源滤波器的推荐组件值。 同一个滤波器也可以与其他 SiTime 差分或单端振荡器（有和没有扩频功能）和 VCXO 控制一起使用。
表 2：LC 电源滤波器的推荐元件值
5 电源管理
不建议从中间电势和/或以极慢的斜坡速率启动 SiTime 振荡器。 在这些条件下通电可能会导致振荡器发生故障。
6 SiTime MEMS硅晶振的布局建议
以下是 PCB 布局的一些常见指南： ? ? ? ? ? ? ? ? ?
在 VDD 和时钟源地之间使用去耦电容对于减少可能传输到时钟信号的噪声至关重要。 这些电容必须尽可能靠近 VDD 引脚，通常为 1 到 2 mm 物理上将时钟源芯片放置在靠近负载的位置 限制时钟信号的走线长度
不要将时钟信号路由到靠近电路板边缘的地方
不要在振荡器 PCB 区域下方布线电源走线或其他高频信号。 强烈推荐振荡器下方的接地层 如果可能，请避免在时钟信号布线中使用过孔。 过孔会改变可能导致反射的走线阻抗 不要在电源层和接地层上布线时钟走线
避免走线中的直角弯曲，并尽可能保持走线笔直。 如果需要折弯，请使用两个 45 度角或圆折弯，如下所示。
布线差分信号时，确保线对内走线的电气长度匹配
6.1 1508 CSP 和 2012 QFN 封装布局
图 3 和图 4 显示了 1508 和 2012 封装器件的示例 PCB 布局。强烈建议 PCB 设计人员遵循以下布局指南：
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不要将任何焊盘直接连接到铜多边形或宽 PCB 走线。 由于组装过程中的不均匀热传递，这可能会导致不良焊点。
为每个焊盘提供短长度（1 到 3 毫米）和细宽度（~0.15 毫米）的走线，然后连接到相应的铜多边形或宽走线。
保持高电流和高速走线远离 CSP 封装
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将高边沿速率和噪声信号布线在距离时钟输出和引脚1信号走线至少1mm的地方。
建议使用正交路由以避免信号耦合。
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SiTime MEMS硅晶振最佳设计和布局实践
