DDR2 layout guide（DDR2布线指导）
1. DQ/DQS/DQM group（数据组）
a) Single-end(DQ/DQM) : 50（信号线阻抗为50欧）
b) Differential pair (DQS/DQS#) : 100（差分对的阻抗为100欧）. c) Trace space to other non-DDR2 Data group : 20 mils（DDR走线与非DDR走线间距控制在20MIL）
d) Trace space requirements within the DDR2 data group = 10 mils (note :based on trace width 5 mil)（DDR数据线组内走线间距保持在10MIL）
e) Across all DDR2 data lanes, all the data lanes are matched to within 100 mils.(所有经过了DDR数据线的，应与DDR数据线保持100MIL以上的间距)
f) Each data lane is properly trace matched to within 20 mils of its respective differential data strobe.(每个数据线这间的长度差值都控制在20MIL之内)
g) Trace match the DQS/ DQS # pair to be within 10 mils(DQS和DQS#差分对之间的长度差值控制在10MIL之内)
h) Route DQS/DQS# pair on the same critical layer as its associated data lane.（DQS和DQS#差分对同层走线）
i) +/- 500 mils of memory clock length (+/- 300 mils is preferred)（与时钟线的长度差值保持在+/-500MIL）
2. ADDR/Command group (ADDR/BA/RAS/CAS/WE#)（地址线/命令信号组） a) Single-end : 50（信号线阻抗为50欧）
b) Match all traces to within 100 mil.（所有走线差值保持在100MIL之内 ） c) Trace space to other non-DDR2 addr/command group : 20 mils.（与其他非DDR的地址线和控制线之间保持20MIL间距）
d) Trace space requirements within the DDR2 data group = 10 mils (note :based on trace width 5 mil).（组内部的间距保持在10MIL）（走线宽度最为5MIL e) +200 mil of memory clock length(与时钟信号线长度差值保持+200MIL)
3. Clock (CLK/CLK#)（时钟线）
a) Trace match the CLK/CLK# pair to be within 10 mils.（所有时钟差分对的长度差值保持在10MIL内）
b) Differential Impedance = 100(50 single ended with proper spacing).（差分对为100阻抗，单点信号为50阻抗）
c) Do not divide the two halves of the different pair between layers. Route CLK/CLK# pair on the same critical layer.（CLK/CLK#差分对在同层走线）
d) All clock pairs are properly trace matched to within 20 mils of each other.（所有的差分对长度差值都要保持在20MIL之内）
e) Trace space to other traces (including differential pairs) should be at least 20 mils.（与所其他走线都要保持最少20MIL以上的间距）
4. Control group (CKE/CS#/ODT)（控制信号线） a) Single-end : 50（单端阻抗为50欧）
b) Trace space to other non-DDR2 Control group : 20 mils（与非控制组的走线保持20MIL
间距）
c)+200 mils of memory clock length（与时钟信号线的长度差值保持在+200MIL）
5. VREF
a) The minimum trace width for VREF is 20 mil，（走线宽度保持在20MIL以上） b) Isolate VREF shield with ground(用地作隔离保护)
c) The space to other traces : 20 mil（与其他走线保持在20MIL以上间距）
d) Decouple using distributed capacitors close to regulator, controller and DDR2 device.（电容贴进DDR放置
DDR2 layout guide
