基于Verilog HDL设计的数字时钟.(精选)

由天下分享时间：2024/11/1 12:37:39 加入收藏我要投稿点赞

深圳大学考试答题纸

(以论文、报告等形式考核专用)

二○ 18 ～二○ 19 学年度第一学期

课程编

1602080001 课程名称硬件描述语言与逻辑综合主讲教师刘春平评分号

学

姓名李思豪专业年级电子科学与技术16级1班

号

教师评语：题目：

基于Verilog HDL设计的数字时钟

摘要：本文利用Verilog HDL语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Altera QuartusⅡ 6.0和cyclnoe II EP2C35F672C6完成综合、仿真。此程序通过下载到FPGA芯片后，可应用于实际的数字钟显示中

关键词：Verilog HDL；硬件描述语言；FPGA

word.

一、实验任务 .............................................................................. 3

实验目的 .............................................................................. 3 实验要求 .............................................................................. 3 二、设计思路 .............................................................................. 3 三、实验结果 ............................................................................ 10 四、总结与收获........................................................................ 14

word.

一、实验任务

实验目的

1. 2. 3. 4.

深入了解基于quartus ii工具的复杂时序逻辑电路的设计。理解并熟练利用EDA工具进行综合设计。熟练掌握芯片烧录的流程及步骤。

掌握Verilog HDL 语言的语法规范及时序电路描述方法。

实验要求

设计一个带秒表功能的24 小时数字钟，它包括以下几个组成部分：

① 显示屏，由6 个七段数码管组成，用于显示当前时间(时：分，秒)或设置的秒表时间；

② 复位键复位所有显示和计数

③ 设置键，用于确定新的时间设置，三个消抖按键分别用于时分秒的设置 ④ 秒表键，用于切换成秒表功能基本要求

(1) 计时功能：这是本计时器设计的基本功能，每隔一秒计时一次，并在显示屏上显示当前时间。