.
Sel为选择信号
当sel=1时，选择x信号，x全为1 当sel=0时，选择Y信号，y全为0
2、四位比较器模块
比如这一列： a为1010 b为0101
所以a>b,则输出不想等
equ变量即为0
3、1KHz分频器模块
此为500hz分频结果
前面一部分使能无效，没有计数
满足周期的2倍关系
.
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此部分是分频为2hz的结果
由图可知
2hz的输出的周期为1000ns 满足于1khz的周期为2ns的
500倍关系
4、十进制模块
由图可知，10进制0开始到9一共10个状
态循环计数
5、六进制模块
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. 从0到5变化，6个状态周期变化
6、十二进制模块
从0到11变化，12个状态周期变化，
个位、十位分开表示
7、二十四进制模块
从0到23变化，24个状态周期变化，
个位、十位分开表示
.
. 8、50MHz分频模块 输出周期（1us）与输入周期（20ps）之间满足50000倍关系、分频成功 9、译码器模块
以此列低位为例 当个位数字表示4时
译码为1001100，满足显示要求
六、数字钟整体功能仿真
1、说明
（1）、以闹钟为示例，因为闹钟基本覆盖所用功能 （2）、50mhz的分频功能暂时屏蔽，节省仿真时间
（3）、采用前一段设置闹钟时间，接着一段校正时间，基本校正到与闹钟时间相同，而后再正常计时，产生一分钟闹钟的输出。
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2、波形
这一段表示对时间的校正
脉冲频率是1hz,持续时间为设置闹钟的时间的两倍，这样得到的时间与闹钟相同
这一段表示闹钟响铃
因为计时的时分与闹钟的时分恰好相等，而
持续60s后，分钟不相同闹钟消失
.
这一段表示设置闹钟时间
脉冲频率为2hz
这是秒的译码输出 满足60一循环 即高位6个循环 低位10个循环 图示满足功能要求
华中科技大学电子线路设计测试实验FPGA数字钟设计报告
