PCI总线原理
PCI即Peripheral Component Interconnect，中文意思是“外围器件互联”，是由PCISIG (PCI Special Interest Group)推出的一种局部并行总线标准。在现在电子设备中应用非常广泛，下面我详细介绍下PCI总线的工作原理，希望对大家有所帮助。 ?PCI总线的过去现在和未来
PCI总线是由ISA(Industy Standard Architecture)总线发展而来的，ISA并行总线有8位和16位两种模式，时钟频率为8MHz，总线带宽为：8bit*8MHz=64Mbps=8MB/s 或 16bit*8MHz=128Mbps=16MB/s。在计算机出现初期的386/486时代，ISA总线的带宽已经算是很大的了，应付CPU可以说是绰绰有余了。1987年，IBM公司推出32位MAC(MicroChannel Architecture)总线，总线带宽达到40MB/s，迫于IBM的压力，Compaq、AST、Epson、HP、Olivetti和NEL等9家公司联合于1988年9月推出EISA(Extended ISA)总线，EISA总线仍然保持ISA总线的8MHz时钟频率，但将总线位宽提高到32位，总线带宽为：32bit*8MHz=256Mbps=32MB/s，并且与ISA总线完全兼容。 随着计算机技术的高速发展，CPU的处理速度越来越快，EISA总线的32MB/s带宽已经满足不了CPU的需求，CPU外围总线带宽已经成为制约计算机处理能力继续提高的瓶颈。1991年下半年，Intel公司首选提出PCI总线的概念，并与IBM、Compaq、AST、HP、DEC等100多家公司成立PCISIG组织，联合推出PCI总线。
PCI总线支持32位和64位两种位宽，时钟频率为33MHz，总线带宽：32bit*33MHz=1056Mbps=132MB/s 或64bit*33MHz=2112Mbps=264MB/s。
随着PCI总线的发展，PCI总线又发展到PCI-X时代，与PCI总线相比，PCI –X总线的位宽未改变，而是将时钟频率进行了提高。PCI-X 1.0的时钟频率有66MHZ/100MHz/133MHz，总线带宽分别为：264MB/s, 400MB/s和532MB/s(32位)，528MB/s, 800MB/s和1064MB/s(64位)；PCI-X 2.0的时钟频率有266MHz/533MHz/1066MHz，总线带宽分别为：1064MB/s, 2132MB/s和4264MB/s(32位)，2128MB/s, 4264MB/s和8512MB/s，PCI-X与PCI总线在硬件结构上完全兼容。
与PCI总线相比，PCI-X除掉在时钟频率高外，还在传输协议上进行了改进，PCI-X采用了“寄存器到寄存器”的新协议，在新协议模式下，发送方发出的数据信号会被预先送入一个专门的寄存器内，并在寄存器中保存一个时钟周期，接收端只要在这个周期内做出响应，取走数据即可，而PCI协议中却没有这个缓冲，数据发出去后，如果对方因某种原因没能及时接收，数据将会被丢弃。 如今，PCI总线已经发展到PCI-Express时代，这是一个串行高速总线，也是由PCISIG推出，分为X1,X2,X4,X8,X12,X16和X32七种模式，X1模式有2对差分线，1对收1对发，X2模式有4对差分线，2对收2对发，其它类推。PCI -E 1.0的速率为2.5Gbps，PCI-E 2.0的速率为5.0Gbps，PCIE 3.0的速率可达8.0Gbps。PCIE正在替代着PCI/PCI-X的角色，相信在不久的将来，PCI/PCI-X总线就如果ISA/EISA总线一样，进入历史的博物馆。 PCI总线的发展示意图：
?PCI总线的结构
PCI总线是一种树型结构，并且独立于CPU总线，可以和CPU总线并行操作。PCI总线上可以接PCI设备和PCI桥片，PCI总线上只允许有一个PCI主设备， 其他的均为PCI 从设备，而且读写操作只能在主从设备之间进行，从设备之间的数据交换需要通过主设备中转。
?PCI总线管脚功能
PCI主设备最少需要49根线，从设备最少需要47根线，剩下的线可选。 在介绍PCI管脚功能前，先来说明下PCI管脚信号的类型。 in：输入信号 out：输出信号
t/s：双向三态信号(Tri-state)，无效时为高组态
s/t/s：持续三态信号(Sustained Tri-state)，每次由且只由一个单元拥有并驱动的低有效双向、三态信号。驱动一个s/t/s信号到低的单元在释放该信号浮空之前必须要将它驱动到高电平至少一个周期。这个特点很重要，在后面我们分析PCI信号质量案例的时候会用到。 o/d：漏极开路输出(Open Drain)
#：此符号代表该信号在低电平时有效 实际使用中需要上拉的信号有：FRAME#, TRDY#, IRDY#, DEVSEL#, STOP#, PERR#, SERR#, LOCK#, REQ64#, ACK64#, REQ#, GNT#, AD[63:32], C/BE[7:4], PAR64等，上拉电阻一般为10kohm，未使用的PCI管脚也要处理，避免悬空。不需要上拉的信号有AD[31:0], C/BE[3:0], PAR, IDSEL, CLK。 系统引脚
CLK：in，系统时钟，为所有PCI上的传输及总线仲裁提供时序。除RST#外，
所有PCI信号都在CLK信号的上升沿采样。 RST#：in，异步复位信号。
PCI总线原理
