4路E1反向复用FPGA设计方案
目 录1
4路E1反向复用FPGA设计方案 ........................................................................ 5 1 系统工作特点 ............................................................................................... 5 2 检测和建链、拆链 ......................................................................................... 5 2.1 寄存器定义 ................................................................................................ 5 2.2 检测和建链过程： ...................................................................................... 7 2.3 拆链、重新建链和带宽自动调整 .................................................................. 11 2.4 信令定义 ................................................................................................. 11 2.5 复帧和宏帧 .............................................................................................. 13 2.5.1 复帧的收发与同步 .............................................................................. 13 2.5.2 宏帧的收发与同步 .............................................................................. 14 3 发送模块和接受模块工作流程 ........................................................................ 16 4 系统组成功能框图 ....................................................................................... 20 5 CPU接口 ................................................................................................... 21 5.1 功能 ....................................................................................................... 21 5.2 寄存器 .................................................................................................... 21 5.2.1 配置寄存器(REG_CONFIG) ................................................................ 22 5.2.2 状态寄存器........................................................................................ 23 5.3 CPU模块功能框图 .................................................................................... 29 5.4 CPU接口工作特点 .................................................................................... 30 5.4.1 CPU中断响应 .................................................................................... 30 5.4.2 CPU对芯片复位 ................................................................................. 31 6 各模块接口信号 .......................................................................................... 31 6.1 IM发送模块接口信号 ................................................................................ 31 6.2 信令插入和4E1成帧模块接口信号 ............................................................. 33 6.3 HDB3编码模块接口信号 ......................................................................... 35 6.4 E1环回处理模块接口信号 .......................................................................... 36 6.5 HDB3解码模块接口信号 ........................................................................... 37 6.6 4E1解帧和信令提起模块接口信号 .............................................................. 38 6.7 IM接受模块接口信号 ................................................................................ 39 6.8 系统控制模块接口信号 .............................................................................. 45 6.9 发送状态机接口信号 ................................................................................. 46 6.10 接受状态机接口信号 ............................................................................... 48 6.11 时钟模块接口信号 ................................................................................... 49 6.12 CPU接口模块接口信号............................................................................ 50
6.13 主要寄存器 ............................................................................................ 51
目 录
4路E1反向复用FPGA设计方案 ........................................................................ 5 1 系统工作特点 ............................................................................................... 5 2 检测和建链、拆链 ......................................................................................... 5 2.1 寄存器定义 ................................................................................................ 5 2.2 检测和建链过程： ...................................................................................... 7 2.3 拆链、重新建链和带宽自动调整 .................................................................. 11 2.4 信令定义 ................................................................................................. 11 2.5 复帧和宏帧 .............................................................................................. 13 2.5.1 复帧的收发与同步 .............................................................................. 13 2.5.2 宏帧的收发与同步 .............................................................................. 14 3 发送模块和接受模块工作流程 ........................................................................ 16
4 系统组成功能框图 ....................................................................................... 20 5 CPU接口 ................................................................................................... 21 5.1 功能 ....................................................................................................... 21 5.2 寄存器 .................................................................................................... 21 5.2.1 配置寄存器(REG_CONFIG) ................................................................ 22 5.2.2 状态寄存器........................................................................................ 23 5.3 CPU模块功能框图 .................................................................................... 29 5.4 CPU接口工作特点 .................................................................................... 30 5.4.1 CPU中断响应 .................................................................................... 30 5.4.2 CPU对芯片复位 ................................................................................. 31 6 各模块接口信号 .......................................................................................... 31 6.1 IM发送模块接口信号 ................................................................................ 31 6.2 信令插入和4E1成帧模块接口信号 ............................................................. 33 6.3 HDB3编码模块接口信号 ......................................................................... 35 6.4 E1环回处理模块接口信号 .......................................................................... 36 6.5 HDB3解码模块接口信号 ........................................................................... 37 6.6 4E1解帧和信令提起模块接口信号 .............................................................. 38 6.7 IM接受模块接口信号 ................................................................................ 39 6.8 系统控制模块接口信号 .............................................................................. 45 6.9 发送状态机接口信号 ................................................................................. 46 6.10 接受状态机接口信号 ............................................................................... 48 6.11 时钟模块接口信号 ................................................................................... 49 6.12 CPU接口模块接口信号............................................................................ 50 6.13 主要寄存器 ............................................................................................ 51
4路E1反向复用FPGA设计方案
1 系统工作特点
发送和接受方向同时工作，本地和远端是对称的,可以实现全双工透明传输；编码器接发送模块接口，解码器接接受模块接口，余下的接口不用，其中发送模块接口数据线接上拉电阻。上电后系统自动进行检测，只要远端也上电且E1传输链路工作正常，则经过一段时间的检测和初始化后本地和远端自动建立链路，系统进入传输状态，不管外界是否提供数据给发送模块接口，系统照样处于透明传输状态，一旦有数据，自动传输。
2 检测和建链、拆链 2.1 寄存器定义
发送方向：发送奇帧TS16寄存器 TS16_O_T：存放本地发送E1状态号（1路）
和对端发送E1的可用状态（4路，由本地接受模块检测出来）； 发送偶帧TS16寄存器 TS16_E_T：存放本地接受E1的通断状态（4路，由本地接受模块检测出来）；
接受方向：接受奇帧TS16寄存器 TS16_O_R：存放对端发送E1状态号（1路）
和本地发送E1的可用状态（4路，由对端接受模块检测出来）； 接受偶帧TS16寄存器 TS16_E_R：存放本地发送E1通断状态（4路，由对端接受模块检测出来）；
上述寄存器每2帧更新一次；
接受数据寄存器DATA _R，存放接受数据流一个时隙的数据； 发送数据寄存器DATA _T，存放发送数据流一个时隙的数据；
以接受模块为主导，使发送模块和接受模块的状态同步，本地和远端的状态同步，4路E1的状态同步。
信道检测由接受模块完成，发送模块配合发送测试码。
接受模块的功能：检测发送方向、接受方向的信道连通状态、超时状态。 方法：检测和抽出TS16的信令进行分析。
接受模块检测到本地接受E1的信道状态后，先进行本地配置，然后将检测结果通过TS16发送到对端发送模块知道，使之也进行相应的配置，这样本地接受和远端发送的配置就保持一致了。
本地的发送模块和接受模块的状态并不要求同步，但要求本地收和远端发的状态保持同步。
发送方向TS16传接受方向E1的信道状态（由接受模块检测），接受方向TS16传来本地发送方向E1的信道状态（由对端接受模块检测，对端发送模块发送过来）。
状态转换时钟：帧头信号，即在一帧结束后下一帧才进入新的状态。
检测态1进入检测态2的条件是：知道本身E1信道的通断状态时才转化。一旦发现有连通的E1，则进行状态转换：连通的信道进入检测态2，断开的信道继续留在检测态1。
检测态2进入初始化状态的条件是：知道本身E1信道的可用与不可用状态时才转化。
TS16寄存器始终在更新，不要求严格跟状态同步。
在检测态1，发送模块4路E1同时连续发送TEST1码（成基本帧）； 在检测态2，发送模块4路E1同时连续发送TEST2码（成基本帧）；
在检测态1，接受模块检测帧同步LOF＝0的时刻并开始计时； 在检测态2，接受模块检测TEST2码到来的时刻并开始计时（连续收到15个TEST2码时开始计时，记满128ms为止。128ms内收到TEST2码的E1属于可用E1，未收到TEST2码的E1属于超时E1），当然还要检测状态号。注意：对端发送TEST2码是同时的。
发送模块通过监视TS16的信息来进行状态转换；
接受模块自己检测，检测完毕后自动进行状态转换，同时将检测结果传到对端发送 模块。
2.2 检测和建链过程：
▲ 检测态1：
复位后，发送模块和接受模块4路E1同时进入各自的检测态1；
发送方向：4路同时发送TEST1码，奇帧TS16传送发送方向E1状态号，偶帧TS16传接受方向E1通断状态（由接受模块检测）。
接受方向：4路同时接受TEST1码，注意要检测对端发送模块是否也在检测态1，如果在传输状态，则一直等待（即检测到LOF=0时也不计时），直到对端进入检测态1（对端接受模块如果处在传输态，若收到对方的状态号为检测态1，则系统自动复位）。如：本端突然在传输态时复位了，则会出现这种情况。
◆ 方法：通过检测以及抽出TS16的信令进行分析；
◆ 目的：① 检测4路接受信道通断的状态；② 使接受模块进入帧同步
状态；③ 检测完毕时：对连通的接受E1，使自己进入检测态2，断开的接受E1，继续处在检测态1；④ 检测完毕时：将检测到的接受E1信道的通断状态通过改写发送偶帧TS16寄存器和发送奇帧TS16寄存器，在发送E1上即时发送出去，但发送E1仍然处在检测态1，直到接受模块收到有关发送方向E1的通断状态信息才进入检测态2（连通的发送E1进入检测态2，发送TEST2码；断开的发送E1仍然处在检测态1，继续发TEST1码）。 ◆ 检测过程：
（1） 如果4路一直没有建立帧同步，即LOS=1、AIS=1(有效)，表
示接受信道都断了或者不能连通，也可能是对端还没有上电；则一直等待，继续处于检测态1；
（2） 如果有一路先建立帧同步，即检测到：LOS=0，AIS=0，LOF
＝0，奇帧TS16[6:4]=001（即检测态1），则从LOF＝0的时刻起，在本帧结束时产生一个标志信号START，从下一帧起开始计时，记满256ms为止。
① 注意如果接受到TS16[6:4]=011（即传输态），则帧同
步建立了也不计时，一直等待，直到TS16[6:4]=001时才能开始计时；
② 每一路E1建立帧同步后都产生一个标志信号START，
根据标志信号可以计算该路E1相对第一个建立帧同步E1的相对延时。
③ 256ms内一直未建立帧同步的，属于断开E1，接受方
向连通指示信号E1RX_OK=0；
④ 建立帧同步的，属于连通E1，接受方向连通指示信号
E1RX_OK=1； ⑤ 计满256ms时，改写发送方向奇偶帧TS16寄存器， 表
示接受方向连通和断开E1的情况，并通过发送方向TS16告知对端；
路E反向复用FPGA设计方案
