（1）ABCD ABCD AB AD ABC++ + +
解：ABCD ABCD AB AD ABC++ + +
=ABCD ABCD ABC C D D AD B B C C ABC D D++ ( + )( + +)( + )( + +) ( + )
=ABCD ABCD ABCD ABCD ABCD ABCD ABCD+ +
+ + + +
6）L A B C D( ,
, ∑m(0,2,4,6,9,13)+∑d(1,3,5,7,11,15)
解：
, )
（=L= +A D
（7）L A B C D( , , ,
) =∑m(0,13,14,15)+∑d(1,2,3,9,10,11)
解:
L AD AC AB=+ +
2.2.4 已知逻辑函数L AB BC CA= + + 门）表示
解:1>由逻辑函数写出真值表 A B C L 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 ,
，试用真值表2> 由真值表画出卡诺图
3> 由卡诺图,得逻辑表达式 LABBCAC= + + 用摩根定理将与或化为与非表达式
L = AB + BC + AC = AB BC AC??
4>由已知函数的与非-与非表达式画出逻辑图
第三章习题 3.1 MOS 逻辑门电路
3.1.1 根据表题 3.1.1 所列的三种逻辑门电路的技术参数，试选择一 种最合适工作在高噪声环境下的门电路。
表题 3.1.1 逻辑门电路的技术参数表 逻辑门 A 逻辑门 B 逻辑门 C VOH (min) /V 2.4 3.5 4.2 VOL(max)/V 0.4 0.2 0.2 VIH (min) /V 2 2.5 3.2 VIL(max) /V 0.8 0.6 0.8 解：根据表题 3.1.1 所示逻辑门的参数，以及式（3.1.1）和式（3.1.2），计算出逻辑门 A 的高电平和低电平噪声容限分别为：
VNHA =VOH (min) —VIH (min) =2.4V—2V=0.4V VNLA(max) =VIL(max) —VOL(max) =0.8V—0.4V=0.4V
同理分别求出逻辑门 B 和 C 的噪声容限分别为:
VNHB =1V VNLB =0.4V VNHC =1V VNLC
=0.6V
电路的噪声容限愈大,其抗干扰能力愈强,综合考虑选择逻辑门 C
3.1.3 根据表题 3.1.3 所列的三种门电路的技术参数,计算出它们的延时-功耗积,并确定哪一种逻辑门性能最好
表题 3.1.3 逻辑门电路的技术参数表 逻辑门 A 逻辑门 B 逻辑门 C tpLH / ns 1 5 10 tpHL /ns 1.2 6 10 PD /mW 16 8 1 解:延时-功耗积为传输延长时间与功耗的乘积,即 DP= tpdPD
根据上式可以计算出各逻辑门的延时-功耗分别为
2 2
同理得出: DPB =44PJ DPC =10PJ,逻辑门的 DP 值愈小,表明它的特性愈好,所以逻辑门 C 的
性能最好.
3.1.5 为什么说 74HC 系列 CMOS 与非门在+5V 电源工作时,输入端在以下四种接法下都属于逻辑 0: (1)输入端接地; (2)输入端接低于 1.5V 的电源; (3)输入端接同类与非门的输出低电压 0.1V; (4)输入端接 10kΩ的电阻到地.
解:对于 74HC 系列 CMOS 门电路来说,输出和输入低电平的标准电压值为:
DPA =
tPLH +tPHL PD = (1 1.2)+ns *16mw=17.6* 10?12 J=17.6PJ
VOL =0.1V, VIL =1.5V,因此有:
(1) Vi =0< VIL =1.5V,属于逻辑门 0 (2) Vi <1.5V=VIL ,属于逻辑门 0 (3) Vi <0.1 (4)由于 CMOS 管的栅极电流非常小,通常小于 1uA,在 10kΩ电阻上产生的压降小于 10mV 即 Vi <0.01V 3.1.7 求图题 3.1.7 所示电路的输出逻辑表达式. 解:图解 3.1.7 所示电路中 L1= AB ,L2= BC ,L3= D ,L4 实现与功能,即 L4=L1? L2? L3,而 L= L4 E ,所以输出逻辑表达式为 L= AB BC D E 3.1.9 图题 3.1.9 表示三态门作总线传输的示意图，图中 n 个三态门的输出接到数据传输总线，D1，D2，……Dn 为数据输入端，CS1，CS2……CSn 为片选信号输入端.试问: (1) CS信号如何进行控制,以便数据D1,D2, ……Dn通过该总线进行正常传输; (2)CS信号能否有两个或两个以上同时有效?如果出现两个或两个以上有效,可能发生什么情况? (3)如果所有 CS 信号均无效,总线处在什么状态? 解: (1)根据图解 3.1.9 可知,片选信号 CS1，CS2……CSn 为高电平有效,当 CSi=1 时第 i 个三态门被选中,其输入数据被送到数据传输总线上,根据数据传输的速度,分时地给 CS1， CS2……CSn 端以正脉冲信号,使其相应的三态门的输出数据能分时地到达总线上.
数字电子技术基础-康华光第五版
