EDA课程设计---八位数码管扫描显示电路的设计

signal downto 0);

seg_buf5,seg_buf6,seg_buf7,seg_buf8:std_logic_vector(3

signal seg_cnt:std_logic_vector(2 downto 0); signal seg_temp:std_logic_vector(3 downto 0); signal clk:std_logic; begin

process(clk5) begin

if clk5'event and clk5='1' then clk<=not clk; end if; end process; process(clk5,rst) begin

if clk5' event and clk5='1' then if clk='1' then seg_buf1<=\ seg_buf2<=\ seg_buf3<=\ seg_buf4<=\ seg_buf5<=\ seg_buf6<=\ seg_buf7<=\ seg_buf8<=\ else

seg_buf1<=\ seg_buf2<=\ seg_buf3<=\ seg_buf4<=\ seg_buf5<=\ seg_buf6<=\ seg_buf7<=\ seg_buf8<=\ end if; end if;

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end process; process (clk3,rst) begin

if clk3' event and clk3='1' then if rst='1' then seg_cnt<=\ else

seg_cnt<=seg_cnt+1; end if; end if; end process; seg_sel<=seg_cnt;

process(seg_cnt,seg_buf1,seg_buf2,seg_buf3,seg_buf4,seg_buf5,seg_buf6,seg_buf7,seg_buf8)

begin

case seg_cnt is

when o\ when o\ when o\ when o\ when o\ when o\ when o\ when o\ when others=> seg_temp<=\ end case; end process; process(seg_temp) begin

case seg_temp is

when \ when \ when \ when \ when \

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when \ when \ when \ when \ when \ when \ when \ when \ when \ when \ when \ when others=> null; end case; end process;

end architecture ado;

4 运行调试

4.1 时序仿真

（1） 建立波形文件。选择File项及其New，再选择New窗中的Waveform Editer..项，打开波形编辑窗。

（2）输入信号节点。在波形编辑窗的上方选择Node项，在下拉菜单中选择输入信号，在弹出的窗口中首先点击List键，这时左窗口将列出设计所以信号节点。由于设计者有时只需要观察其中部分信号的波形，因此要利用中间的“=>”键将需要观察的信号选到右栏中，然后点击OK键即可将测试信号。

（3）设置波形参量。波形编辑窗中已经调入了所有节点信号，在为编辑窗输出信号测试前，首先设定相关的仿真参数。

（4）设定仿真时间宽度。选择File项及其End time选项，在End time选择窗中选择适当的仿真时间域，以便有足够长的观察时间。

（5）波形文件存盘。选择File项及其Save as选项，按OK键即可。 （6）运行仿真器，观察分析波形。选中“processing”菜单下的“start siulation”，直到出现“simulation was successful”对话框。把所有的参数都设定好了之后，就可以观察相关的波形了。

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4.2 硬件逻辑验证

（1）确认已经打开了工程scan_seg8。

（2）打开“assignments”菜单下的“pins”命令，打开引脚锁定窗口。 （3）用鼠标双击“to”栏中的“<>”，再出现的下拉栏中选择本工程要锁定的端口信号名（例如clk），然后双击对应的“location”栏中的“<>”，在出现的下拉栏中选择对应端口信号名的器件引脚（例如对应clk，应选择29）。 （4）按前面提到的引脚信息添加锁定引脚，全部输入后单击工具栏上的保存按钮，保存引脚设置。当冒个引脚锁定后，我们在“to”栏下看到该引脚将是斜体显示的，其他未锁定引脚则是正体显示。保持完毕，必须再编译适配一次，才能将引脚锁定到最终的下载文件中，此后就可以将编译好的sof文件下载到实验系统的FPGA中去了。

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