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Mealy状态机的输出是现态和所有输入的函数，随输入变化而随时发生变化。从时序上看，Mealy状态机属于异步输出状态机，它不依赖于时钟。
14、多时域设计中,如何处理信号跨时域.(南山之桥)
不同的时钟域之间信号通信时需要进行同步处理,这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响,其中对于单个控制信号可以用两级同步器,如电平、边沿检测和脉冲,对多位信号可以用FIFO,双口RAM,握手信号等.跨时域的信号要经过同步器同步,防止亚稳态传播.例如:时钟域1中的一个信号,要送到时钟域2,那么在这个信号送到时钟域2之前,要先经过时钟域2的同步器同步后,才能进入时钟域2.这个同步器就是两级d触发器,其时钟为时钟域2的时钟.这样做是怕时钟域1中的这个信号,可能不满足时钟域2中触发器的建立保持时间,而产生亚稳态,因为它们之间没有必然关系,是异步的.这样做只能防止亚稳态传播,但不能保证采进来的数据的正确性.所以通常只同步很少位数的信号.比如控制信号,或地址.当同步的是地址时,一般该地址应采用格雷码,因为格雷码每次只变一位,相当于每次只有一个同步器在起作用,这样可以降低出错概率,象异步FIFO的设计中,比较读写地址的大小时,就是用这种方法.如果两个时钟域之间传送大量的数据,可以用异步FIFO来解决问题.
15、给了reg的setup,hold时间,求中间组合逻辑的delay围.(飞利浦-大唐笔试) Me: Hold T3setup 不考虑时钟的skew，D2的建立时间不能大于（时钟周期T - D1数据最迟到达时间T1max+T2max）；保持时间不大于大于（D1数据最快到达时间T1min+T2min）；否则D2的数据将进入亚稳态并向后级电路传 17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决定最大时钟的因素,同时给出表达式.(威盛VIA 2003.11.06 笔试试题) T+Tclkdealy>Tsetup+Tco+Tdelay; Thold+Tclkdelay 18、说说静态、动态时序模拟的优缺点.(威盛VIA 2003.11.06 笔试试题) 静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径,计算信号在这些路径上的传播延时,检查信号的建立和保持时间是否满足时序要求,通过对最大路径延时和最小路径延时的分析,找出违背时序约束的错误.它不需要输入向量就能穷尽所有的路径,且运行速度很快、占用存较少,不仅可以对芯片设计进行全面的时序功能检查,而且还可利用时序分析的结果来优化设计,因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中. 动态时序模拟就是通常的仿真,因为不可能产生完备的测试向量,覆盖门级网表中的每一条路径.因此在动态时序分析中,无法暴露一些路径上可能存在的时序问题; 实用大全 标准文档 静态时序分析缺点： 1. 无法识别伪路径 2. 不适合异步电路 3. 不能验证功能 19、一个四级的Mux,其中第二级信号为关键信号 如何改善timing.(威盛VIA 2003.11.06 笔试试题) Me:可以参考加法F =A+B+C+D，改善Timing:F=(A+B)+(C+D) 将第二级信号放到最后一级输出，这样关键信号到输出的路径将只延时一级MUX，从而改善timing 关键:将第二级信号放到最后输出一级输出,同时注意修改片选信号,保证其优先级未被修改. 20、给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入,使得输出依赖于关键路径.(未知) Me:Critical Path 指的是同步逻辑电路中，组合逻辑时延最大的路径 21、逻辑方面数字电路的卡诺图化简,时序(同步异步差异),触发器有几种(区别,优点),全加器等等.(未知) 触发器种类： 区别： 优点： 全加器：S=A xor B xor C Co=(A xor B)*C+AB=AB+AC+BC 22、卡诺图写出逻辑表达使.(威盛VIA 2003.11.06 笔试试题) 23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和.(威盛) 卡诺图化简:一般是四输入,记住00 01 11 10顺序, 0 1 3 2 4 5 7 6 12 13 15 14 8 9 11 10 24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? (威盛笔试题circuit design-beijing-03.11.09) 25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?(仕兰微电子) 和载流子有关,P管是空穴导电,N管电子导电,电子的迁移率大于空穴,同样的电场下,N管的电流大于P管,因此要增大P管的宽长比,使之对称,这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等 27、用mos管搭出一个二输入与非门.(扬智电子笔试) 实用大全 标准文档 28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time).(威盛笔试题circuit design-beijing-03.11.09) 29、画出NOT,NAND,NOR的符号,真值表,还有transistor level的电路.(Infineon笔试) 30、画出CMOS的图,画出tow-to-one mux gate.(威盛VIA 2003.11.06 笔试试题) 31、用一个二选一mux和一个inv实现异或.(飞利浦-大唐笔试) input a,b; output c; assign c=a?(~b):(b); 32、画出Y=A*B+C的cmos电路图.(科广试题) 33、用逻辑们和cmos电路实现ab+cd.(飞利浦-大唐笔试) 34、画出CMOS电路的晶体管级电路图,实现Y=A*B+C(D+E).(仕兰微电子) 以上均为画COMS电路图,实现一给定的逻辑表达式 35、利用4选1实现F(x,y,z)=xz+yz'.(未知) x,y作为4选1的数据选择输入,四个数据输入端分别是z或者z的反相,0,1 36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现(实际上就是化简). 化成最小项之和的形式后根据~(~(A*B)*(~(C*D)))=AB+CD [电子/通信] verilog笔试题 笔试题 1.Use verilog hdl to implement a flip-flopwith synchronous RESET and SET, a Flip-flop with asynchronous RESET 实用大全 标准文档 and SET. 实现同步置位和复位的触发器。实现异步置位和复位的触发器。 always(posedge clk or negtive set or negtive reset) if(set) q<=1; else if (!reset) q<=0; else q<=d; 2.Use verilog hdl to implement a latch withasynchronous RESET and SET. 实现异步置位和复位的锁存器。 always(clk or set or reset) if(set) q<=1; else if (!reset) q<=0; else q<=d; 3.Use Verilog hdl to implement a 2-to-1multiplexer. 实现二选一。 assign out = sel? a:b; 4.Use AND gate, OR gate and Inverter toimplement a 2-to-1 multiplexer. 用门级电路搭二选一。 5.Use a 2-to-1 multiplexer to implement a two input OR gate. 用二选一搭或门。 assign out = a? a:b ; 6.Use a tri-state buffer to implementOpen-Drain buffer. 用三态实现开路。 Assign out = en? In: 1’bz ; 7.To divide one input clock by3, Written by verilog hdl. 三分频。 实用大全 标准文档 8.To divide one input clock by3, 50% dutycycle is required. Written by verilog hdl. 三分频，50％空占比。 The 7 and 8 is basic same. I give the 8 answer. `timescale 1ns / 1ps module diveven; reg rst; reg clkin; wire clkout; reg clkout1,clkout2; reg [2:0] count; always #50 clkin =~clkin; initial begin clkin = 0; rst = 1; #200 rst = 0; end assign clkout =clkout1 | clkout2; always(posedge clkin) if(rst) begin count <= 0; end else if(count ==3'h2) begin count<=0; end else count <= count+1; always(posedge clkin) if(rst) begin clkout1 <= 0; end else if(count ==3'h2) begin clkout1<=~clkout1; end else if(count ==3'h1) 实用大全
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