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2017年数字IC招聘精选面试题
注：红色为不会
数字部分 逻辑
同步复位和异步复位：
同步复位：同步复位仅在有效的时钟沿时对触发器复位，该复位信号经过组合逻辑馈送到触发器的D输入端。
同步复位优缺点：
1）、优点：同步复位可以保证100%同步，可以对小的复位毛刺滤波；
同步复位可以在时钟周期之间，对逻辑等式产生的毛刺进行滤波；
a、 有利于仿真器的仿真
b、 可以使所设计的系统成为100%的同步时序电路，这便大大有利于时序分析，而且综合出来的fmax一
般较高。
c、 因为他只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺
2）、缺点：同步复位有时需要脉冲展宽，用以保证时钟有效期间有足够的复位宽度；
同步复位将复位信号经过组合逻辑馈送到数据输入端，从而增加了数据通道使用组合逻辑门数和相应的时延；
a、复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。同时还要考虑，诸如：clk skew,组合逻辑路径延时,复位延时等因素。
b、由于大多数的逻辑器件的目标库的DFF都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。
C. An active clock is essential for a synchronous reset design. Hence you can expect more power consumption.
异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位
异步复位优点：
1）、最大优点是只要综合工具工艺库有可异步复位的触发器，那么该触发器的数据输入通道就不需要额外的组合逻辑；
2）、电路在任何情况下都能复位而不管是否有时钟出现。
a、 大多数目标器件库的dff都有异步复位端口，因此采用异步复位可以节省资源
b、 设计相对简单。
c、 异步复位信号识别方便
d、 Clocking scheme is not necessary for an asynchronous design. Hence design consumes less power. Asynchronous design
style is also one of the latest design options to achieve low power. Design community is scrathing their head over asynchronous design possibilities.
异步复位缺点：
1）、最大的问题在于它属于异步逻辑，问题出现在复位释放时，而不是有效时，如果复位释放接近时钟有效沿，则触发器的输出可能进入亚稳态，从而使复位失败。
2）、可能因为噪声或者毛刺造成虚假复位信号， 3）、对异步复位INS静态定时分析比较困难。
4）、对于DFT(DESING FOR TEST)设计，如果复位信号不是直接来自于I/O引脚，在DFT扫描和测试时，复位信号必须被禁止，因此需要额外的同步电路。
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状态机（FSM)
根据状态数目是否有限可以将时序状态机分为有限状态机(Finite Status Machine,FSM)和无限状态机。 FSM: Mealy & Moore
Mealy:米利机的下一状态和输出取决于当前状态和当前输出；-->异步FSM
Moore:Moore机的下一状态取决于当前状态和当前输出，但其输出仅取决于当前状态， -->同步FSM
状态图或者状态转移表以表格的形式表示在当前状态和输入的各种组合下状态机的下一状态和输出。 状态转移图(Status transition graph,STG)是一种有向图，
算法状态机（ASM)，类似于软件流程图，是时序状态机功能的一种抽象。 函数和任务的区别：
1）、函数：函数代表了纯组合逻辑，
2）、任务：即可以用来表示组合逻辑也可以表示时序逻辑
阻塞和非阻塞语句的区别：
阻塞(=)和非阻塞(<=)语句的最主要的区别在其后的引用它的语句的电路结构上：
1）、对于阻塞语句，其综合出的组合逻辑的输出，被馈送到其后引用他的语句的组合逻辑的输入端，也即后面的语句引用其新值；
2）、对于非阻塞语句，其综合出的触发器的输出，被馈送到其后引用它的语句的组合逻辑的输入端，也即后面的语句引用其旧值。 Me:同步异步时钟域接口信号：
异步时钟域的同步分为两种：
1）两个域的时钟频率相同，但相位不固定，称为同频异相时钟域的同步。同频异相问题的简单解决办法是用后级时钟对前级时钟数据采样两次。该方法可以有效的减少亚稳态的传输，使后级电路数据都是有效电平值。
2）两个时钟域频率根本不同，称为异频时钟域的同步。要可靠地完成异频时钟域同步，可以使用DPRAM或者FIFO，利用上级时钟写数据再用本级时钟读出即可。
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1. 同步电路和异步电路的区别是什么？
Me:同步电路：其核心逻辑用触发器实现，电路的主要信号。输出信号灯都由某个时钟沿驱动产生。可以很好的避免毛刺，利于器件移植，有利于STA、验证设计时序性能
异步电路：其核心逻辑使用组合电路实现，电路的主要信号、输出信号不依赖于任何一个时钟信号。容易产生毛刺，不利于器件移植，不利于STA、验证设计时序性能。
答：同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。比如Ｄ触发器，当上升延到来时，寄存器把D端的电平传到Q输出端。
异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO或RAM的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。 2. 什么是同步逻辑和异步逻辑？
答：同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 3. 什么是组合逻辑电路和时序逻辑电路？
答：数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。 4. 什么是\线与\逻辑，要实现它，在硬件特性上有什么具体要求？
答：线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现(漏极或者集电极开路),，由于不用oc门可能使灌电流过大，而烧坏逻辑门。 同时在输出端口应加一个上拉电阻.(线或则是下拉电阻) 。 OC门，又称集电极开路（漏极开路）与非门门电路，Open Collector（Open Drain）。为什么引入OC门？实际使用中，有时需要两个或两个以上与非门的输出端连接在同一条导线上，将这些与非门上的数据（状态电平）用同一条导线输送出去。因此，需要一种新的与非门电路--OC门来实现“线与逻辑”。OC门主要用于3个方面：
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1、实现与或非逻辑，用做电平转换，用做驱动器。由于OC门电路的输出管的集电极悬空，使用时需外接一个上拉电阻Rp到电源VCC。OC门使用上拉电阻以输出高电平，此外为了加大输出引脚的驱动能力，上拉电阻阻值的选择原则，从降低功耗及芯片的灌电流能力考虑应当足够大；从确保足够的驱动电流考虑应当足够小。 2、线与逻辑，即两个输出端（包括两个以上）直接互连就可以实现“AND”的逻辑功能。在总线传输等实际应用中需要多个门的输出端并联连接使用，而一般TTL门输出端并不能直接并接使用，否则这些门的输出管之间由于低阻抗形成很大的短路电流（灌电流），而烧坏器件。在硬件上，可用OC门或三态门（ST门）来实现。 用OC门实现线与，应同时在输出端口应加一个上拉电阻。
3、 三态门（ST门）主要用在应用于多个门输出共享数据总线，为避免多个门输出同时占用数据总线，这些门的使能信号（EN）中只允许有一个为有效电平（如高电平），由于三态门的输出是推拉式的低阻输出，且不需接上拉（负载）电阻，所以开关速度比OC门快，常用三态门作为输出缓冲器。 5. 什么是Setup 和Holdup时间？
答：Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time。如不满足setup time，这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果holdtime不够，数据同样不能被打入触发器。
6. 解释setup time和hold time的定义和在时钟信号延迟时的变化。
答：Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发 器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。 保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time 不够，数据同样不能被打入触发器。 建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现 metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
7. 什么是竞争与冒险现象？怎样判断？如何消除？
答：在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛
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刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。三加选通信号。 用D触发器，格雷码计数器，同步电路等优秀的设计方案可以消除。 8. 你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？
答：常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。
cmos的高低电平分别为:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD，ttl的为:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v.
用cmos可直接驱动ttl;加上拉电阻后,ttl可驱动cmos. 9. 如何解决亚稳态？ Metastability
答：亚稳态是指触发器无法在某个规定时间段达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
解决方法:
1 降低系统时钟频率
2 用反应更快的Flip-Flop
3 引入同步机制,防止亚稳态传播
4 改善时钟质量,用边沿变化快速的时钟信号
关键是器件使用比较好的工艺和时钟周期的裕量要大.
9（1）为什么两级触发器可以防止亚稳态传播？
使用两级触发器来使异步电路同步化的电路其实叫做“一步同位器”，他只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间 < = 时钟周期。
更确切地说，输入脉冲宽度必须大于同步时钟周期与第一级触发器所需的保持时间之和。最保险的脉冲宽度是两倍同步时钟周期。 所以，这样的同步电路对于从较慢的时钟域来的异步信号进入较快的时钟域比较有效，对于进入一个较慢的时钟域，则没有作用 。
10. IC设计中同步复位与异步复位的区别。
答：同步复位，就是当复位信号有效且在给定的时钟边沿到来时，触发器才被复位。换一句话说，即使复位信号有效，如果时钟脉冲边沿未到来，触发器也不会复位。异步复位则不同，一旦复位信号有效，触发器就立即复位。
异步复位对复位信号要求比较高,不能有毛刺,如果其与时钟关系不确定,也可能出现亚稳态.
11. MOORE与MEELEY状态机的特征。
答：两种典型的状态机是摩尔（Moore）状态机和米立（Mealy）状态机。摩尔有限状态机输出只与当前状态有关，与输入信号的当前值无关，是严格的现态函数。在时钟脉冲的有效边沿作用后的有限个门延后，输出达到稳定值。即使在时钟周期输入信号发生变化，输出也会保持稳定不变。从时序上看，Moore状态机属于同步输出状态机。Moore有限状态机最重要的特点就是将输入与输出信号隔离开来。
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