CIC滤波器改进及其FPGA实现

CIC滤波器改进及其FPGA实现

李凯勇

【摘 要】在分析多级CIC滤波器结构和特性的基础上，阐述了一种利用Hogenauer“剪除”理论通过消除来自前级的一些较低有效位来提高CIC滤波器性能，并完成多级CIC滤波器的高效FPGA实现方法。通过QuartusⅡ时序仿真分析验证了该方法的正确性和可行性，能够满足现代移动通信系统要求，提高了系统运算效率。通过对内部寄存器的位宽进行改进，极大地节约了硬件资源，提高了系统运行速率。 【期刊名称】现代电子技术 【年(卷),期】2013(036)001 【总页数】3

【关键词】CIC滤波器；混叠；剪除；FPGA

0引 言

数字下变频（DDC）技术不仅是软件无线电核心技术之一，还是中频数字化接收系统重要组成部分。将采样得到的高速率信号变成低速率基带信号，以便DSP实时处理。基本功能是从输入的宽带高数据流的数字信号中提取所需的窄带信号，将其下变频为数字基带信号，并转换成较低的数据流。任务是将A/D输出的含有多路信道的高速数字信号进行信道划分与提取[1]。包括变频、滤波和降采样等处理。

数字下变频技术中广泛用到级联积分梳状（CIC）滤波器，其特点是不需要复杂的乘法运算、结构简单易于工程实现，是一种高效的滤波器。但是传统CIC滤波器的通带失真较大，阻带衰减较小，而且其积分器工作在高采样率端，很

大程度限制了它在对性能要求较高的变采样率系统中的应用[2]。特别是输入一个阶跃DC信号，CIC滤波器的低频响应基带会发生混叠。因此，可以接受的混叠畸变就成了主要的设计参数。根据Hogenauer“剪除”理论[3]通过消除来自前级的一些较低有效位，来提高CIC滤波器的性能。

1 CIC滤波器

1.1 CIC滤波器原理

CIC采样滤波器的冲激响应[4]：

式中L为梳状滤波器系阶数。设输入信号为x（n），则有：

式（2）中只有加法，没有乘法，只需要将相邻的L个数据相加即可得到输出数据。对式（1）进行z变换，得到单级CIC滤波器的传递函数F（z）： 令L=RD，式（3）变为：

通过上述分析，CIC滤波器不仅节省了硬件资源，而且大大减少了运算时间。只需要一个累加器依次将N个数据累加就可以得到CIC滤波器图1所示。 1.2 多级CIC滤波器原理

将式（4）级联S级就得到多级的CIC系统的传递函数，如式（5）所示： 式中：D是梳状部分中延迟的数量；R是向下采样因子。从式（5）可以看出，F（z）的零点个数是RD的S倍，它有S个极点，RD个零点由分子项(1 -z-RD)产生，位于2π(R D)弧度处，圆心起始于z=1。每个不同的零点都重复出现S次、F（z）的S个极点位于z=1处，也就是说位于零频率（DC）位置。可以立即看到这些极点已经被CIC滤波器的S个零点抵消了，如图2所示。进而得到1个S级移动均值滤波器。最大动态范围增长出现在DC频率。最大动态范围增长率是：bgrow=log2Bgrow位。

如果输入一个阶跃DC信号，低频响应基带会产生混叠。在频域内沿着弧z=ej2πfT求F（z），可以计算幅值畸变和最大混叠的分量。其幅值响应变成： 对于式（6）产生的混叠分量，可以通过消除来自前级的一些较低有效位（LSB）来提高CIC滤波器性能。

2 Hogenaur“剪除”理论

假设,2S+1是在输出中通过剪除引入的量化噪声，则Hogenaur提出设其等于前面所有部分引入的噪声之和。对于包含S个积分器和S个梳状部分的CIC滤波器，就有：

其中是从第K级到输出的功率增益。计算下一个Bk位的数时，应该被剪除掉： 式中：Bint为输入位宽；Bout为输出位宽。梳状部分的功率增益，k=S+1，…，2S，可以采用下面的二项式系数计算：

3 三级CIC滤波器M atlab算法级实现

设计一个具有8位输入字宽的三级CIC滤波器，D= 2，R=32，需要的内部字宽为W=8+3 log264=26 b。输入一个幅值为127的阶跃信号。如图3所示。

4 在QuartusⅡ中实现时序仿真

利用Altera公司的QuartusⅡ软件，选用Cyclone系列的EP2C35F672C6芯片，对CIC滤波器的实现方法进行仿真分析，所得时序图如图4所示。 如果采用位剪除设计时，向下采样器的行数据是：Binput=8，Bouput=10，R=32，D=2。很明显，位增长率是：

内部总位宽变成：Binter=Binput+Bgrowth=8+18=26，得到的仿真图如图5所示。

5 FPGA硬件实现