v1.0 可编辑可修改
根据仿真波形对比全加器真值表，可以确定电路实现了全加器的功能。
（三）3线—8线译码器
二、实验任务要求
用3线—8线译码器（74LS138）和逻辑门设计实现函数
F?CBA?CBA?CBA?CBA,仿真验证其功能，并下载到实验板测试。要求用
拨码开关设定输入信号，发光二极管显示输出信号。
三、设计思路和过程 ◎设计思路
74LS138是一个3线—8线的译码器，其输出为低电平有效，使能端G1为高电平有效，G2、G3为低电平有效，当其中一个为高电平，输出端全部为1。在中规模集成电路中译码器的几种型号里，74LS138使用最广泛。 要实现的函数用最小项表示如下：
F(C,B,A)=∑m(0,2,4,7)
只要将相应输出用一个四输入与非门实现即可。
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v1.0 可编辑可修改 ◎注意
(1)74LS138的输出是低电平有效，故实现逻辑功能时，输出端不可接或门及或非门（因为每次仅一个为低电平，其余皆为高电平）；
(2)74LS138与前面不同的是，其有使能端，故使能端必须加以处理，否则无法实现需要的逻辑功能。
◎实验原理图
四、仿真波形图及分析
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v1.0 可编辑可修改
当且仅当ABC输入为000、010、100、111时，F=1；可知电路实现了函数
F?CBA?CBA?CBA?CBA。
实验二
一、实验名称
VHDL组合逻辑电路设计
（一）奇校验器
二、实验任务要求
用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个‘1’时，输出为‘1’，否则输出为‘0’，仿真实现验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。
三、设计思路和过程 输入元素：a3,a2,a1,a0
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v1.0 可编辑可修改 输出元素：b
输入 a3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 四、VHDL程序
LIBRARY IEEE;
USE hy_check IS 9
PORT(
a: IN STD_LOGIC_VECTOR (3 downto 0); b: OUT STD_LOGIC );
输出 a1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 a0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 b 0 1 1 0 1 0 0 1 1 0 0 1 0 1 1 0 a2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 v1.0 可编辑可修改 end hy_check;
ARCHITECTURE hy_arch OF hy_check IS BEGIN
PROCESS(a) BEGIN
CASE a IS
WHEN\ WHEN\ WHEN\ WHEN\ WHEN\ WHEN\ WHEN\ WHEN\ WHEN\ WHEN\ WHEN\ WHEN\ WHEN\ WHEN\ WHEN\ WHEN\
END CASE;
END PROCESS;
END;
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北邮大二下 数电实验报告
