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《数字电路与逻辑设计实验》 实验报告
题 目 数字钟电路设计
学 院： 信息工程学院 系 电子信息工程 专 业： 班 级： 学 号： 学生姓名： 同组同学： 指导教师： 递交日期： w. . .v
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多功能数字钟设计
一、实验目的
1、综合应用数字电路知识，提高逻辑电路设计能力；
2、学习使用protel或Altium designer进行电子电路的原理图设计、印制电路板设计； 3、学习电路板制作、安装、调试技能和设计流程；
4、了解数码管，译码器，555定时器及以下中规模器件的逻辑功能和使用方法。
二、设计任务和设计要求
1、设计一多功能数字钟并进行仿真和PCB板制作。
2、基本功能：准确计时，以数字形式显示时、分、秒的时间。 3、扩展功能：校正时间，定时控制，正点报时。
三、设计方案
1、数字钟设计方案基本框图如下
闹钟 整点报时 扩展电路 分 时 十位 个位 十位 个位 译码 译码 译码 译码 时计数器分计数器 校正控制 主体电路
秒 十位 个位 译码 译码 秒计数器 秒脉冲信号 w. . .v
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显示译码模块
↑
整点 计 ← 闹钟 报时 ← 数 模块 模块 → 模 块 ↑
控制模块
2、各模块设计原理
1.时的设计：
时的计数以24小时为周期，按通常的习惯，24小时计数器的计数序列为00，01，…，22，23，00，…，即当计数到23小时59分59秒时，再来一个秒脉冲，计数器就进到00时00分00秒。这样，可利用反馈置数或反馈清零法进行二十四进制计数，本实验采用74LS161进行设计。
2.分、秒的设计：
分和秒计数器都是模M=60的计数器。计数规律为00，01，…，58，59，00，…。它们的个位都是十进制，而十位则是六进制。
3.译码显示：
将计数器和闹钟输出的4位二进制代码，译码显示出相应的十进制数状态，可利用显示译码器和数码管实现。
4.校时电路：
校时可用1s脉冲快速校正，也可手动产生单次脉冲慢校正至时或者分计数器。可设置不同脉冲来控制实现校正或正常计数。
5.定时控制：
数字钟在指定的时刻发出信号，实现闹钟功能，通过数据选择器使得在设定闹钟是可在数码管上显示设定时间而不影响正常计数。
6.正点报时：
每当数字钟计时快要到正点时发出声响，通常按照4低音1高音的顺序发出间断声响，以最后一声高音结束的时刻为正点时刻，即当分达到59，秒达到50开始发出声响，50、52、54、56、58、60（高音）。
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3、各模块设计原理图 1.总体设计图
2.各模块电路原理图及实验仿真结果 3.1）计数模块电路原理图，如图1所示
图1
2）显示译码模块时钟正常计数模拟结果，如图2所示
图2
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3）闹钟模块原理图如图3所示
闹钟设定电路
闹钟和正常时钟比较模块电路
图3
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多功能数字钟设计实验报告
