专业班级： ___________
学号： _________ 姓名： _________________________
EDA技术实验报告
实验项目名称：
设计含异步清0和同步时钟使能的加法计数器
实验日期：2012.05.27 __________________ 实验成绩： __________________ 实验评定标准：
1）实验程序是否正确 2）实验仿真、结果及分析是否合理 3）实验报告是否按照规定格式
A ( A ( A ( ) B ( ) C () ) B ( ) C () ) B ( ) C () 一、 实验目的
学习计数器的设计、仿真和硬件测试，进一步熟悉 VHDL设计技术。 二、 实验器材
PC机、FPGA实验箱。
三、 实验内容（实验过程）
1、 在QuartusH 上对例中程序进行编辑、编译、综合、适配、仿真。 说明例中各
语句的作用，详细描述示例的功能特点，给出其所有信号 的时序仿真波形。
2、 在仿真波形正确后，自己选择合适的电路模式，然后进行引脚锁
定以及硬件下载测试。（时钟信号选用KLOCKO/126脚进行绑定会比 较便于观察计数过程，其他输入输出的引脚绑定参照实验书后附录表
进行绑定），引脚锁定成功后进行编译、下载和硬件测试实验。将实 验过程和实验结果写进实验报告
四、 实验程序
library ieee;
use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt10 is
port (clk,rst,en:in std_logic;
cq:out std_logic_vector(3 downto 0); cout:out std_logic); end cnt10;
architecture behav of cnt10 is
begin
process(clk,rst,en)
variable cqi:std_logic_vector(3 downto 0); begin
if rst='1'then cqi:=(others=>'0'); elsif clk'event and clk='1' then
if en='1' then
if cqi<9 then cqi:=cqi+1; else cqi:=(others=>'0'); end if; end if; end if;
if cqi=9 then cout<='1'; else cout<='0'; end if; cq<=cqi; end process;
end behav;
五、 实验仿真、结果及分析
试验程序仿真波形如下：
Sunulftliicn ncid.E: Functi onal
￡ Master lime Bar 17.'525 ns jJjJ PaMer: P Pi I T S3 LT. 5 Fix 52 elk eonl 2G￡ n? Intervai: | \?.O皿 End: GO 理 ni im p u 320. (0 nt 400, p Dfl 10*0 01 曰％ \ -CQE3J rd LrLrmnnnrLrLrLnnnjWLrmnnjWLrumrLrLrLruuuumrLruuuir1~~ TL LOJ JftUX to tp] A [O' Mk □ k 0 k 1 ________ ___ 11 ~1
设计含异步清0和同步时钟使能的加法计数器
