图5–2–8 例5–2工作波形
请仔细比较Q主从和Q边沿输出波形的不同点。 5.3 触发器的脉冲工作特性 5.3.1 直接置位/复位基本触发器
为了保证触发器工作时能可靠翻转，必须掌握对输入信号、时钟信号以及它们互相配合关系的要求，这些要求与电路的结构有密切关系。 假设每个门的平均传输延迟时间为tpd，参见图5–2–1。由图5–2–1可知：
（1）SD输入低电平开始，至Q=1、Q＝0反馈到输入止，SD低电平信号的宽度应满足tW≥2tpd。
（2）同理，RD输入低电平开始，至Q=1、Q＝0反馈到输入止，RD低电平信号的宽度应满足tW≥2tpd。
所以直接置位/复位所经历的传输延时时间为
tpLH=tpd ， tpHL=2tpd
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5.3.2 电平触发方式触发器
由于电平触发方式触发器比基本触发器多了一级导引门电路，参看图5–2–3。因此要求S（或R）和CP同时为高电平时间应满足
tW(S，CP)≥3tpd
电平触发方式触发器的传输延迟时间为
tpLH=2tpd ， tpHL=3tpd
5.3.3 主从触发方式触发器
当CP=1时，主要是主触发器接受输入信号，建立起稳定的Q主，所以，要求CP高电平的持续时间tWH≥3tpd。为了保证可靠工作，要求输入信号保持时间tH≥tWH。
从CP信号下降沿开始到输出端新状态稳定输出，也就是从触发器稳定输出建立的时间为传输延时时间，因为增加一个CP信号反相器，所以
tpLH=3tpd ， tpHL=4tpd
最高时钟频率：对于主从R–S触发器，CP高电平和低电平持续时间均为3tpd，所以fCPmax≤ (1/6) tpd。 5.3.4 边沿触发方式触发器
电路结构不同，传输延迟及最高工作频率也不同。
对于上升沿触发的维持阻塞型D触发器，在CP上升沿到达之前，要求D信号必须建立且保持不变，称为建立时间tset=2tpd。
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要求 CP=0的持续时间tL≥tset=2tpd。从CP上升沿到达至触发器状态稳定建立，需经历3tpd时间，所以传输延迟时间tpLH=2tpd，tpHL=3tpd（类同电平触发方式）。要求CP=1持续时间tH≥3tpd。所以，最高工作频率fCPmax≤ (1/5) tpd。
最后必须指出的是，上面讨论的脉冲工作特性，仅仅是在假定门电路传输时间相等条件下，定性说明有关物理概念。实际器件中，每个门电路传输延迟时间是不同的，而且内部逻辑门还采用了各种形式简化电路。所以每个集成触发器的参数数值要通过实验测定。 5.4 VHDL描述触发器
对触发器的基本逻辑功能描述同组合逻辑电路描述方法，但其突出的是时钟信号的描述和置位、复位信号的描述。 上升沿到达可写为
IF CP='1' AND CP'LAST_VALUE='0' AND CP'EVENT 可简写为IF CP'EVENT AND CP='1' 下降沿到达可写为
IF CP='0' AND CP'LAST_VALUE='1' AND CP'EVENT 可简写为IF CP'EVENT AND CP='0'
触发器异步置位/复位信号，用IF语言描述条件 IF (Set='0') AND (res='1') THEN q_s <= '1'; qb_s <= '0';
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ELSIF (Set='1') AN (res='0') THEN q_s <= '0'; qb_s<= '1'; END IF;
例5–3 用VHDL描述异步复位的D触发器。 解
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; ENTITY dff IS
PORT (cp, d, cr: IN STD_LOGIC; q: OUT STD_LOGIC); END dff;
ARCHITECTURE rtl OF dff IS BEGIN
PROCESS (cp, cr) BEGIN IF(cr='0') THEN q <= '0';
ELSIF (cp'EVENT AND cp='1') THEN q <= d; END IF; END PROCESS;
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END rtl; 自我检测题
1. 写出如图P5–1所示触发器的特征方程Qn+1，并说明此电路完成哪一种触发器的逻辑功能。
图P5–1
2. 对于用或非门构成的MOS触发器，以下说法哪一种正确？如果是用与非门构成的MOS触发器，哪种说法正确？ （A）异步置位用高电平，存在一次翻转现象； （B）异步置位用低电平，存在一次翻转现象； （C）异步置位用高电平，不存在一次翻转现象； （D）异步置位用高电平，不存在一次翻转现象。
3.（1）指出图P5–2所示触发器方式的触发方式（图中TG为开关，当CP=0时，开关断开；当CP=1时，开关接通）。
图P5–2
（2）分析图P5–3所示触发器工原理，指出其触发方式。
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触发器的逻辑功能
