考试课程 课程号 6. 嵌套的 IF 语句，其综合结果可实现 A. 条件相与的逻辑 B. 条件相或的逻辑 D 。 EDA 技术与 VHDL 教师号 考试日期 任课教师姓名 年级 成 绩 参考答案 C. 条件相异或的逻辑 D. 三态控制电路 7. 在一个 VHDL 设计中 Idata 是一个信号，数据类型为 std_logic_vector，试指出下面那个赋值语句是错误的。 考生姓名 学号（8 位） 专业 D A. idata <= “00001111”; B. idata <= b”0000_1111”; C. idata <= X”AB”; D. idata <= B”21”; 8. 在 VHDL 语言中，下列对时钟边沿检测描述中，错误的是 D A. if clk’event and clk = ‘1’ then B. if falling_edge(clk) then C. if clk’event and clk = ‘0’ then D. if clk’stable and not clk = ‘1’ then 一、选择题：（20 分） 1. 下列是 EDA 技术应用时涉及的步骤： A. 原理图/HDL 文本输入; B. 适配; C. 时序仿真; D. 编程下载; E. 硬件测试; F. 综合请选择合适的项构成基于 EDA 软件的 FPGA / CPLD 设计流程： A → F → B → C → D → E 。 2. PLD 的可编程主要基于 A. LUT 结构 或者 B. 乘积项结构： 请指出下列两种可编程逻辑基于的可编程结构： FPGA 基于 CPLD 基于 A B 9. 请指出 Altera Cyclone 系列中的 EP1C6Q240C8 这个器件是属于 C A. ROM B. CPLD C. FPGA D.GAL 3. 在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。对于 A. FPGA B. CPLD 两类器件： A B 器件； 器件； B 、 D 二、EDA 名词解释，（10 分） 写出下列缩写的中文（或者英文）含义： 1. ASIC 2. FPGA 3. CPLD 4. EDA 5. IP 6. SOC 专用集成电路 现场可编程门阵列 复杂可编程逻辑器件 电子设计自动化 知识产权核 单芯片系统 一位热码 状态机编码方式 适合于 顺序编码 状态机编码方式 适合于 4. 下列优化方法中那两种是速度优化方法： A. 资源共享 B. 流水线 C. 串行化 D. 关键路径优化 单项选择题： 5. 综合是 EDA 设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中， D 是错误的。 A. 综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件； B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。 D. 综合是纯软件的转换过程，与器件硬件结构无关； 简要解释 JTAG，指出 JTAG 的用途 JTAG，joint test action group，联合测试行动小组的简称，又意指其提出的一种硬件测试标准，常用于器件测试、编程下载和配置等操作。 第 1 页 共 5 页
三、VHDL 程序填空：（10 分） 下面程序是参数可定制带计数使能异步复位计数器的 VHDL 描述，试补充完整。 四、VHDL 程序改错：（10 分） 仔细阅读下列程序，回答问题 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY LED7SEG IS PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); CLK : IN STD_LOGIC; LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END LED7SEG; ARCHITECTURE one OF LED7SEG IS SIGNAL TMP : STD_LOGIC; BEGIN SYNC : PROCESS(CLK, A) BEGIN IF CLK'EVENT AND CLK = '1' THEN TMP <= A; END IF; END PROCESS; OUTLED : PROCESS(TMP) BEGIN CASE TMP IS WHEN \WHEN \WHEN \WHEN \WHEN \WHEN \WHEN \WHEN \WHEN \WHEN \END CASE; END PROCESS; END one; -- 1 -- 2 -- 3 -- 4 -- 5 -- 6 -- 7 -- 8 -- 9 -- 10 -- 11 -- 12 -- 13 -- 14 -- 15 -- 16 -- 17 -- 18 -- 19 -- 20 -- 21 -- 22 -- 23 -- 24 -- 25 -- 26 -- 27 -- 28 -- 29 -- 30 -- 31 -- N-bit Up Counter with Load, Count Enable, and -- Asynchronous Reset library ieee; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; use IEEE.std_logic_arith.all; entity counter_n is generic (width : integer := 8); port(data : in std_logic_vector (width-1 downto 0); load, en, clk, rst : in std_logic; q : out std_logic_vector (width - 1 downto 0)); end counter_n; architecture behave of counter_n is signal count : std_logic_vector (width-1 downto 0); begin process(clk, rst) begin if rst = '1' then count <= (others => ‘0’); if load = '1' then count <= data; elsif en = '1' then count <= count + 1; end if; end if; end process; q <= count; ―― 清零 elsif clk’event and clk = ‘1’ then ―― 边沿检测 1．在程序中存在两处错误，试指出，并说明理由： 在 MAX+PlusII 中编译时，提示的错误为： Error: Line 14: File f:\%upload\\eda\\maxplusii\\my_proj\\s8_5\\led7seg.vhd: Type error: type in waveform element must be \Error: Line 19: File f:\%upload\\eda\\maxplusii\\my_proj\\s8_5\\led7seg.vhd: VHDL syntax error: expected choices in case statement 14 行，TMP 和 A 矢量位宽不一致 19 行，CASE 语句缺少 WHEN OTHERS 语句处理剩余条件 end behave; 2．修改相应行的程序（如果是缺少语句请指出大致的行数）： 错误 1 错误 2 行号： 9 行号： 29 程序改为：SIGNAL TMP : STD_LOGIC_VECTOR(3 DOWNTO 0); 程序改为：这行后添加 when others => null; 第 2 页 共 5 页
五、阅读下列 VHDL 程序，画出相应ＲＴＬ图：（10 分） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY three IS PORT ( clk,d : IN STD_LOGIC; dout : OUT STD_LOGIC ); END; ARCHITECTURE bhv OF three IS SIGNAL tmp: STD_LOGIC; BEGIN P1: PROCESS(clk) BEGIN IF rising_edge(clk) THEN Tmp <= d; dout <= tmp; END IF; END PROCESS P1; END bhv; (a) 用 if 语句。 (b) 用 case 语句。 (c) 用 when else 语句。 (d) 用 with select 语句。 Library ieee; Use ieee.std_logic_1164.all; Entity mymux is Port ( sel : in std_logic_vector(1 downto 0); Ain, Bin : in std_logic_vector(1 downto 0); Cout : out std_logic_vector(1 downto 0) ); End mymux; Architecture one of mymux is Begin Process (sel, ain, bin) Begin If sel = “00” then cout <= ain or bin; Elsif sel = “01” then cout <= ain xor bin; Elsif sel = “10” then cout <= ain and bin; Else cout <= ain nor bin; End if; End process; End one; Architecture two of mymux is Begin Process (sel, ain, bin) Begin Case sel is when “00” => cout <= ain or bin; when “01” => cout <= ain xor bin; when “10” => cout <= ain and bin; when others => cout <= ain nor bin; End case; End process; End two; -- 选择信号输入-- 数据输入 六、写 VHDL 程序：（20 分） 1. 数据选择器 MUX,其系统模块图和功能表如下图所示。试采用下面四种方式中的两种来描述该数据选择器 MUX 的结构体。 2. 看下面原理图，写出相应 VHDL 描述 SEL(1:0) SEL 00 COUT A or B A xor B A and B A nor B “XX” AIN(1:0) MUX COUT(1:0) BIN(1:0) 01 10 11 OTHERS Library ieee; Use ieee.std_logic_1164.all; Entity mycir is Port (ain , bin , clk : in std_logic; Cout : out std_logic); End mycir; Architecture one of mycir is Signal tb, tc; begin Process (clk) begin If clk’event and clk = ‘1’ then tb <= bin; end if; End process; Process (clk, tc) begin If clk = ‘1’ then cout <= tc;end if; End process; Tc <= ain xor tb; End one; 第 3 页 共 5 页
七、综合题（20 分） 用 VHDL 设计两层升降平台控制器 图 a 是一个两层的升降平台示意图，一层和二层各有一个按钮用来呼叫升降机。 问题 1，请完成 cnt100 模块的 VHDL 设计（实体部分已给出，不用写），参考的仿真波形如图 c 所示。 图 c cnt100 仿真波形图 Architecture one of cnt100 is Begin Process (clk, en) Variable q : std_logic_vector (7 downto 0); Begin If en = ‘0’ then q := (others => ‘0’); Elsif clk’event and clk = ‘1’ then q := q + 1; End if; If q < “01100100” then cout <= ‘0’; Else cout <= ‘1’; End if; End process; End one; 图 a 两层升降平台示意图 对应图 a 的升降平台控制器，拟用 VHDL 语言设计一个电路模拟其控制逻辑，图 b 为该 VHDL 电路的设计模块图。 door up down en cnt100 cout elev2 2 2 call arr clk rst 图 b 两层升降平台控制器设计模块图 图 b 中的 cnt100 模块用来控制升降台开关门延时，elev2 为升降平台状态控制器。升降台闸门由打开到关闭或由关闭到打开时，elev2 模块向 cnt100 模块输出一个 en 计数使能信号（高电平有效）。cnt100 模块计数溢出（≥100）时 cnt100 输出 cout 信号为高电平，同时 cnt100 计数停止。 cnt100 模块的实体描述如下所示： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT100 IS PORT ( CLK, EN : IN STD_LOGIC; -- 时钟、使能信号 COUT : OUT STD_LOGIC ); -- 溢出信号 END CNT100;
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EDA期末考试题06(可编辑修改word版)
