双端口RAM在高速数据搜集中的应用
利用传统方式设计的高速数据搜集系统由于集成度低、电路复杂，高速运行电路干扰大，电路靠得住性低，难以知足高速数据搜集工作的要求。应用FPGA能够把数据搜集电路中的数据缓存、操纵时序逻辑、地址译码、总线接口等电路全数集成进一片芯片中，高集成性增强了系统的稳固性，为高速数据搜集提供了理想的解决方案。下面以一个高速数据搜集系统为例介绍双端口RAM的应用。 该系统要求实现对频率为5MHz的信号进行采样，系统的计算处置需要对信号进行波形分析，信号采样时刻为25μs。依照设计要求，为保证采样波形不失真，A／D采样频率用80MHz，采样精度为8位数据宽度。计算得出存储容量需要2K字节。其系统结构框图如图3所示，图4给出了具体电路连接图。
依照设计要求，双端口RAM的LPM_WIDTH参数设置为8，LPM_WIDTHAD参数设置为11(211=2048)，利用读写使能端及读写时钟。ADCLK、WRCLK和地址发生器的计数频率为80MHz。
A／D转换值对双端口RAM的写时序为顺序写方式，每完成一次A／D转换，存储一次数据，地址加1指向下一单元，因此写地址发生器(RAM_CONTROL)采纳递增计数器实现，计数频率与ADCLK、WRCLK一致以保证数据写入时序的正确性。写操作时序由地址和时钟发生器、A／D转换时钟和双端口RAM的写时钟产生。停止采样时AD_STOP有效，写地址发生器停止计数，同时停止对RAM的写操作。将地址发生器的计数值接至DSP总线能够获取采样的首尾指针。地址发生器单元一样用(VHDL)语言编程实现，然后生成符号文件RAM_CONTROL在上层文件挪用。其部份VHDL语言程序如下：
对双端口RAM的读操作采纳存储器映像方式，其读出端口接DSP的外扩RAM总线，DSP可随机读取双端口RAM的任一单元数据，以方便波形分析。 由于
LPM_RAM_DP模块的读端数据总线q不具有三态特性，因此挪用三态缓冲器74244，通过其将输出数据连接到DSP数据总线上。
在高速数据搜集电路中，数据缓存也能够用FIFO或单端口RAM实现。用FIFO进行数据缓存，由于其已经把地址发生部份集成在模块单元内，因此省去了一部份程序编写，可是DSP却不能任意地访问FIFO的存储单元，只能是顺序写入／读出数据，如此设计，系统的灵活性就大大降低。若是DSP的分析计算需要特定单元的数据，那么系统的效率和速度会因为无效数据的读取而降低。利用单端口RAM进行数据缓存一样存在一些问题。由RAM侧看，DSP和A／D转换器是挂在一条总线上的，当从RAM向DSP传输数据的时候，A／D转换器就不能有数据传到该总线上，不然会产生总线冲突，引发芯片损坏。解决那个问题就需要增加电路。应用双端口RAM就不存在那个问题，而且使系统结构划分更明确，符合模块化设计思想。 结语
综上所述，利用FPGA芯片的高速工作特性，和其内部集成嵌入式阵列和大规模逻辑阵列的特点，设计存储器，三态缓存器、地址发生器、和复杂的时序逻辑电路等，应用于高速数据搜集电路中能够使电路大大简化，性能提高。同时由于FPGA可实此刻系统编程(ISP)，使系统具有可在线更新、升级容易等特点，是一种较为理想的系统及电路实现方式。
在FPGA中构造存储器
许多系列的FPGA芯片内嵌了存储阵列，如ALTERA EPlK50芯片内嵌了5K字节的存储阵列。因此，在FPGA中实现各类存储器，如单／双端口RAM、单／双端口ROM、先进先出存储器FIFO等超级方便，而且具有诸多优势。其硬件可编程的特点许诺开发人员灵活设定存储器数据的宽度、存储器的大小、读写操纵逻辑等，尤其适用于各类特殊存储要求的场合。FPGA／FPGA器件可工作于百兆频率以上，其构造的存储器存取速度也可达百兆次／秒以上，如此组成的高速存储器能够胜任存储数据量不太大，但速度要求很高的工作场合。
FPGA中构造存储器主要有两种方法实现。一是通过硬件描述语言如VHDL、AHDL、Verilog HDL等编程实现。二是调用MAX+PLUSⅡ自带的库函数实现。挪用库函数方式构造存储器较硬件描述语言输入方式更为方便、灵活、快捷和靠得住，故也更经常使用之。
利用库函数构造双端口RAM
在MAX+PLUSⅡ中有几个功能单元描述库。prim逻辑元库，包括大体逻辑单元电路，如与、或、非门，触发器、输入、输出引脚等；mf宏功能库，包括TTL数字逻辑单元如74系列芯片；而下文将要详细介绍的参数化双端口RAM模块所在的参数化模块库(mega-lpm)
双口RAM应用实例
