实验五 触发器
一、实验目的
1. 掌握基本RS触发器、JK触发器、D触发器和T触发器的逻辑功能。 .2. 熟悉各类触发器之间逻辑功能的相互转换方法。 二、实验原理
触发器是具有记忆功能的二进制信息存贮器件，是时序逻辑电路的基本单元之一。触发器按逻辑功能可分RS、JK、D、T触发器；按电路触发方式可分为主从型触发器和边沿型触发器两大类。
图8—1所示电路由两个“与非”门交叉耦合而成的基本RS触发器，它是无时钟控制低电平直接触发的触发器，有直接置位、复位的功能，是组成各种功能触发器的最基本单元。基本RS触发器也可以用两个“或非”门组成，它是高电平直接触发的触发器。
图8—1 图8—2
JK触发器是一种逻辑功能完善，通用性强的集成触发器，在结构上可分为主从型JK触发器和边沿型JK触发器，在产品中应用较多的是下降边沿触发的边沿型JK触发器。JK触发器的逻辑符号如图8—2所示。它有三种不同功能的输入端，第一种是直接置位、复位输入端，用 和 表示。在S=0，R=1或R=0，
S=1时，触发器将不受其它输入端状态影响，使触发器强迫置“1”(或置“0”)，
当不强迫置“1”(或置“0”)时，S、R都应置高电平。第二种是时钟脉冲输入端，用来控制触发器触发翻转(或称作状态更新)，用CP表示(在国家标准符号中称作控制输入端，用C表示)，逻辑符号中CP端处若有小园圈，则表示触发器在时钟脉冲下降沿(或负边沿)发生翻转，若无小园圈，则表示触发器在时钟脉冲上升沿(或正边沿)发生翻转。第三种是数据输入端，它是触发器状态更新的依据，用J、K表示。JK触发器的状态方程为
Qn?1?JQ?KQnn本实验采用74LS112型双JK触发器，是下降边沿触发的边沿触发器，引脚排列如图8—3所示。表8—1为其功能表。
图8—3 图8—4
D触发器是另一种使用广泛的触发器，它的基本结构多为维阻型。D触发器的逻辑符号如图8—4所示。D触发器是在CP脉冲上升沿触发翻转，触发器的状态取决于CP脉冲到来之前D端的状态，状态方程为
Qn+1 =D
表8—1 表8—2 输 入 SD RD CP J 0 1 0 1 1 1 1 1 1 0 0 1 1 1 1 1 × × × ? ? ? ? ? × × × 0 0 0 1 × × × × 0 0 1 1 × 输 出 K Qn+1 Qn+1 1 0 ? 1 0 0 1 ? 0 1
0 1 0 1 1 1
输 入 SD RD CP 1 0 0 1 1 1
× × × ? ? ?
× × × 1 0
输 出 D Qn+1 Qn+1 1 0 ? 1 0
0 1 ? 0 1
Qn Qn × Qn Qn Qn Qn Qn Qn 注: × ?? 任意态; ? ?? 高到低电平跳变 注: ? ?? 低到高电平跳变 Qn(Qn) ?? 现态; Q n+1 (Q n+1 ) ?? 次态 ? ?? 不定态
本实验采用74LS74型双D触发器, 是上升边沿触发的边沿触发器, 引脚排列如图8—5所示。表8—2为其功能表。
不同类型的触发器对时钟信号和数据信号的要求各不相同, 一般说来, 边沿触发器要求数据信号超前于触发边沿一段时间出现(称之为建立时间), 并且要
求在边沿到来后一继续维持一段时间(称之为保持时间)。对于触发边沿陡度也有一定要求(通常要求<100ns)。主从触发器对上述时间参数要求不高, 但要求在CP=1期间, 外加的数据信号不容许发生变化, 否则将导致触发器错误输出。
在集成触发器的产品中, 虽然每一种触发器都有固定的逻辑功能, 但可以利用转换的方法得到其它功能的触发器。如果把JK触发器的JK端连在一起(称为T端)就构成T触发器, 状态方程为
Qn?1?TQ?TQnn在CP脉冲作用下, 当T=0时Qn+1=Qn, T=1 时, Qn+1?Qn。工作在T=1时的JK触发器称为T?触发器, 即每来一个CP脉冲, 触发器便翻转一次。同样，若把D触发器的Q端和D端相连，便转换成T?触发器。T和T?触发器广泛应用于计算电路中。值得注意的是转换后的触发器其触发方式仍不变。
图8—5
三、实验仪器与器件
1. EEL—08组件 2. 示波器
3. 双JK触发器74LS112×1 双D触发器74LS74×1 2输入四与非门74LS00×1
四、实验内容
1. 测试基本RS触发器的逻辑功能
按图8—1用与非门74LS00构成基本RS触发器
输入端R、S接逻辑开关，输出端Q、Q接电平指示器，按表8—3要求测试逻辑功能。记录之。
表8—3 R S Q Q 1 1?0 0?1
电子线路基础数字电路实验5 触发器
