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锁存器和触发器
5.2 锁 存 器
5.2.1 分析图题5.2.1所示电路的功能，列出功能表。 解：由逻辑电路图，可以得到Q端和Q端得逻辑表达式
Q?S?QQ?R?Q
根据上面两式，可以得到该锁存器的功能表，如表题解5.2.1所示。
5.2.2
用CMOS电路74HCT02或非门构成消除机械开关抖动影响的电路如图题5.2.2所示，
试画出在开关S由位置A到B时Q和Q端的波形。如改用TTL电路
74LS02实现，R1、R2取值的大致范围为多少？整个电路的功耗发生什么变化？
解： 如图题5.2.2所示，开关接通A点时，Q=0，Q=1。当开关触点拨离A点瞬间，由于Q=1
的作用，其抖动不会影响Q=0的状态。在开关悬空期间，锁存器保持状态不变。开关触点第一次接通B点，就使Q翻转为0，Q翻转为1.此时开关触点已离开A点，在Q=1的作用下，即使触点的抖动会使B点电平发生跳动，也不会改变Q=0的状态。该过程中的Q和Q的波形如图题解5.2.2（a）所示。
如果改用TTL电路74LS02实现，由于其输入电路如图题解5.2.2（b）点画线框
内所示，所以当开关未接通A点时，电源﹢VCC将通过集成电路内部的电阻r1和肖特基二极管D1向电路外接电阻R1注入电流iI。如果R1阻值过大，iI在该电阻上产生的压降有可能超过TTL电路所允许的低电平输入电压最大值VILmax，从而电路可能发生逻辑混乱。 可以列出下列不等式
VCC?VFSBD?VILmaxR1?VILmax
r174LS系列电路规定VCC=﹢5V，VILmax=0.8V。74LS02中，r1的典型值为20kΩ，肖特基二极管正向导通时的典型压降VFSBD=0.4V。将上述参数代入不等式，可得R1≤4.2kΩ。
为了降低电路功耗，R1取值不宜过小，一般应大于500Ω。所以R1得取值范围应为 500Ω≤R1≤4.2kΩ
R2的取值与R1相同。
TTL电路的静态功耗大于CMOS电路，同时考虑到R1和R2的功耗，用74LS02构成图题5.2.2所示的电路，功耗将显著增大。 5.2.5
若图5.2.8(a)所示电路的初始状态为Q=1，E、S、R端的输入信号如图题5.2.5所
示，试画出相应Q和Q端的波形。
解：设初态Q=1，按照图题5.2.5所示波形，推导出图5.2.8（a）电路的输出端Q和Q的波形如图题解5.2.5所示。
5.3 触发器的电路结构和工作原理
5.3.1 触发器的逻辑电路如图题5.3.1所示，确定其属于何种电路结构的触发器并分析工作原理。
解：图题5.3.1所示电路是由两个传输门控D锁存器级联构成的COMS主从D触发器。其中G1、G2构成主锁存器，G3、G4构成从锁存器。SD、RD分别为直接置
1端和直接置0端，当触发器处于以下触发工作状态时，应将它们置为高电平。
（1）当CP=0时，C?1，TG1和TG4导通，TG2和TG3断开。D端信号进入主锁存器，G1输出为D，并随D变化。由于TG3断开、TG4导通，主、从锁存器相互隔离，从锁存器构成双稳态存储单元，使触发器输出维持原来的状态不变。
（2）当CP由0跳变到1后，C?0，C=1,TG1和TG4断开，TG2和TG3导通。这时D端与主锁存器之间的联系被切断，TG2的导通使主锁存器维持在CP上升沿到来前瞬间的状态。同时由于TG3导通，G1输出信号送至Q端，得到Qn?1=D,并在CP=1期间维持不变。
（3）当CP由1跳变到0后，则再次重复（1）的过程。
5.3.2 触发器的逻辑电路如图题5.3.2所示，确定其应属于何种电路结构的触发器。
解：图题5.3.2所示的电路是由两个逻辑门控SR锁存器级联构成的主从SR触发器。
5.4 触发器的逻辑功能
5.4.1 上升沿触发和下降沿触发的D触发器逻辑符号及时钟信号CP(CP)和D的波形如图题5.4.1所示。分别画出它们的Q端波形。设触发器的初始状态为0。
解：设CP触发的触发器输出波形为Q1，CP触发的触发器输出的波形为Q2，二者波形如图题解5.4.1所示。
5.4.2
设下降沿触发的JK触发器初始状态为0，CP、J、K信号如图题5.4.3所示，试
画出触发器Q端的输出波形。
解：Q端的波形如图题解5.4.3所示。 5.4.3
逻辑电路如图题5.4.4所示，试画出在CP作用下，φ0、φ1、φ2和φ3的波形。
解：由逻辑电路图和SR触发器特性方程
n?1n??Q?S?RQ ?0??SR?（约束条件）
第5章-锁存器和触发器
