一种新的基于FPGA的雷达视频压缩方法

一种新的基于FPGA的雷达视频压缩方法

张艳艳，陈苏婷

【摘 要】【摘 要】针对目前雷达视频分辨力较高、目标信息多包含在高频细节部分的特点，设计并实现了一种基于FPGA的高分辨力雷达视频压缩方案。该方案分别对DCT、量化、编码等核心处理模块分别进行优化设计，以适应雷达视频压缩的需求。在1片StratixⅣGX EP4SGX230KF40C4芯片上进行验证，结果表明，该设计方案资源占用率低，压缩后图像质量较好，对于1600×1200分辨力的视频处理速度可达50 f/s(帧/秒)以上，满足高分辨力雷达视频实时压缩的要求。 【期刊名称】电视技术 【年(卷),期】2012(036)017 【总页数】4

【关键词】【关键词】高分辨力雷达;视频压缩;FPGA;实时性

1 雷达视频压缩的现状

在现代雷达系统中，随着雷达组网、无人值守雷达、雷达视频记录分析等应用的需要，雷达视频实时压缩有着广阔的应用前景，同时随着雷达视频分辨力的提高、目标复杂度及分析准确性的提高，雷达视频压缩面临着巨大的挑战。首先，高分辨力带来了较大的数据运算量，为满足处理的实时性，需要对压缩算法优化改进，且硬件实现平台也许具有较高的处理能力。另外，由于雷达视频不同于普通视频，其目标一般在视频的高频细节部分，而通常的视频压缩算法主要保留图像的低频部分，高频部分采用较大的量化步长，导致高频细节的丢失，压缩后目标物丢失。

文献［1］提出的大容量雷达视频数据硬件预压缩方法一定程度上缓解了压缩运算量大而导致数据丢失的现象，但压缩率较低，运算速度较慢，不能满足目前高分辨力雷达视频压缩的需求。文献［2］提出了一种FPGA+DSP的雷达视频压缩设计方案，这种方案硬件设计复杂，且并未给出压缩结果。文献［3］提出了一种小波多分辨力分解的雷达视频压缩方案，取得了较好的压缩效果，但是并未给出具体的硬件实现，且运用小波进行雷达视频压缩硬件实现时会有较高的运算复杂度，实现较为复杂。

由于雷达视频数据量较大，需要采用快速的硬件实现方法，目前常用的硬件芯片中，FPGA具有较高的并行处理能力，适合于大数据量及对实时性要求较高的场合。但由于视频信号处理算法较为复杂，且有大量浮点、矩阵等高复杂度计算，基于FPGA的视频压缩方法面临着大量实时处理改进的问题。

针对以上分析，本文对视频压缩算法进行改进以满足高分辨力雷达视频的实时压缩，保留其高频细节部分，实现基于FPGA的高分辨力雷达视频压缩。

2 系统结构

基于人眼对色度信号分辨力较低，视频源数据为了降低数据量，色度分量通常采用相对较低的采样率，在有效降低图像数据量且对人眼感觉影响不大的前提下，4∶2∶0采样［4］格式视频被广泛使用，本设计中数据源也采用 YUV 4∶2∶0的采样方式。

该设计实现结构如图1所示，雷达视频源数据进行数据分块、DCT 变换［4－8］、量化以及熵编码操作完成压缩过程。进行数据分块的主要目的是便于FPGA处理，并减少DCT变换的数据量;DCT变换用于减少数据之间的相关性，量化用于减少编码数据范围，熵编码进一步去除数据相关性，最终组合生成编

码码流。数据的解压缩流程与压缩相反，即熵编码、反量化、IDCT及数据块组合。

3 视频压缩系统设计

3.1 视频数据分块

本系统中雷达视频的分辨力为1600×1200，数据量较大，FPGA内部存储空间无法实现帧缓冲，另外也为减小后续的DCT变换的运算量，本设计将视频源数据进行了分块处理。将视频分成16×16大小的数据块，也称之为宏块(MB)，1个宏块包含4个8×8亮度Y块，1个8×8色差U块，1个8×8色差V块，1个MB是1个压缩计算单元。分块的视频数据采用乒乓(pingpong)缓冲方式存放于FPGA内部，每个缓冲区存储16行。 3.2 DCT 变换

本文通过DCT变换对视频图像进行频域分析，去除各像素点空间上的相关性。另外，理论上对所有像素点都进行DCT变换可以最大限度地降低各像素点间的相关性，但由于运算量较大，通常将图像分块分别计算。

对压缩计算的宏块进一步分解为对4个Y块、1个U块及1个V块分别进行8×8 DCT变换。8×8 DCT变换及反变换如式(1)、式(2)所示。 式中:为原始数据;F(U，V)为变换后数据。

DCT变换有大量乘法和累加处理，具有较高的复杂度，对于变换后固定的某个点即对某个特定的u，v值，变换公式等价于 下面对此式的各项分别进行分析:

1)0.25C(u)C(v)cos(π(2x+1)u/16)cos(π(2y+1)v/16)

该部分是DCT变换最复杂的部分，对于变换后的固定输出位置，即u，v固定，