Verilog HDL语法基础(1) Verilog的词法约定
1 Verilog是大小写相关的，其中的关键字全部为小写。 2 空白符由空格、制表符、和换行符组成。
3 单行注释以“//”开始，verilog将忽略此处到行尾的内容。多行注释以“/
*”开始，以“*/”结束。多行注释不允许嵌套
4 操作符有三种：单目操作符、双目操作符和三目操作符。 5 数字声明
Verilog中有两种数字生命：指明位数的数字和不指明位数的数字 指明位数的数字表示形式：
Base format包括十进制(’d或’D)，二进制（’b或’B），八进制(‘o或’O)，十六进制(‘h或’H) 例如
4’b1111 //4位2进制数 12’h3ac //12位16进制数
不指明位数的数字：如果数字说明中没有指定基数，那么默认表示为十进制数。如果没有指定位宽，则默认的位宽度与仿真器和使用的计算机有关（最小为32位）。 ‘o21 //32位八进制数
X值和Z值：不确定值用X表示，高阻用Z值表示。在八进制数中代表3位，十六进制中代表4位。
12’h12X //这是一个12位16进制数，其中低四位不确定
负数： 在表示位宽的数字前面增加一个减号来表示它是一个负数。 -6’d3 //一个6位的用二进制补码形式存储的十进制数3，表示负数 -6’sd3 //一个6位的带符号算数运算的负数 下划线符号和问号：
除了第一个字符，下划线“_”可以出现在数字中的任何位置，它的作用只是提高可读性，在编译阶段会被忽略掉
问号“？”是z的另一种表示，使用问号的目的在于增强casex和casez语句的可读性。在这两条语句中，“？”表示不必关心的情况。 12’B1111_0011_1110 // 增强可读性 4’b10?? //相当于4’b10zz
6 字符串是双引号括起来的一个字符队列。对于字符串的限制是，它必须在
一行中书写完，不可书写在多行中，也不能包含回车符。Verilog将字符串当作一个单字节的ASCII字符队列。
“Hello Verilog world” //是一个字符串 7 标识符和关键字
关键字是语言中预留的用于定义语言结构的特殊标识符。Verilog中关键字全部小写。
标识符是程序代码中对象的名字，程序员使用标识符来访问对象。Verilog中标识符由字母数字字符、下划线和美元符号组成，区分大小写。其第一个字符必须是数字字符或下划线。
reg value; //reg是关键字；value是标识符 8 转义标识符
转义标识符以“\\”开始，以空白符结束。Verilog将反斜线和空白符之间的字符逐个进行处理。所有的可打印字符均可包含在转义字符中，而反斜线和表示结束的空白符不作为标识符的一部分。
Verilog语法基础（2）——系统函数
系统任务
Verilog为某些常用操作提供了标准的系统任务（也叫系统函数）这些操作包括屏幕显示、线网值动态监视、暂停和结束仿真等。所有的系统任务都具有$
$display会自动在字符串的结尾处插入一个换行符，因此如果参数列表为空，则display的效果是现实光标移动到下一行 监视信息 $monitor(p1,p2,p3,…,pm);
系统函数$monitor对其参数列表中的变量值或者信号值进行不间断的监视，当其中任何一个发生变化的时候，显示所有参数的数值。$monitor只需调用一次即可在整个仿真过程中生效。
编译指令
Verilog提供了一些编译指令供用户使用，其使用方式为’
‘define 用于定义verilog中的文本宏。类似于c中的#define.
‘define WORD_SIZE 32
‘include 在编译期间将一个verilog源文件包含在另一个verilog文件中，类似于c中的＃i nclude结构。 ‘include header.v
Verilog语法基础（2）——数据结构2
1 整数、实数和时间寄存器类型
整数是一种通用的寄存器数据类型，用于对数量进行操作，使用integer进行声明。
integer counter; //一般用途的变量用作计数器 initial counter = -1; //把-1存储到寄存器中
实数：实常量和实数寄存器数据类型使用关键字real来声明，可以用十进制或科学计数法来表示。实数声明不能带有范围，其默认值为0.如果将一个实数赋予一个整数，那么实数将会被取为最接近的整数。 real delta; //定义一个名为delta的实型变量
时间寄存器：仿真是按照仿真时间进行的，verilog使用一个特殊的时间寄存器数据类型来保存仿真时间。时间变量通过使用关键字time来声明，其宽度与具体实现无关，最小为64位。通过调用系统函数$time可以取得当前的仿真时间。 2 数组
Verilog中允许声明reg、integer、time、real、realtime及其向量类型的数组，对数组的维数没有限制，即可声明任意维数的数组。线网数组也可用于连接实例的端口，数组中的每个元素都可以作为一个标量或者向量，以同样的方式来使用，形如<数组名>[<下标>]。
Integer count[0:7]; //由八位计数变量组成的数组 reg bool [31:0]; //由32个1位的布尔寄存器变量组成的数组 wire [7:0] w_array2 [5:0]; //声明8位向量的数组
注意：不要把数组和线网或寄存器向量混淆起来。向量是一个单独的元件，它的位宽是n，数组由多个元件组成，其中每个元件的位宽为n或1. 3 存储器
Verilog中使用寄存器一维数组来表示存储器。数字的每个元素成为一个元素或一个字（word），由一个数组索引来指定。每个字的位宽为1位或者多位。注意n个1位寄存器和一个n位寄存器是不同的。如果需要访问存储器中的一个特定的字，则可通过子的地址作为数组的下标来完成。 reg mem1bit[0:1023]; //1k的1位存储器 reg [7:0] membyte [0:1023]; //1k的字节（8位）存储器membyte membyet[511] //取出membyte中地址511所处的字节 4 参数
Verilog使用关键字parameter在模块内定义常数。参数代表常数，不能像变量那样赋值，但是每个模块实例的参数值可以在编译阶段被重载。通过参数重载使得用户可以对模块实例进行定制。除此之外还可以对参数的类型和范围进行定义。
parameter port_id = 5; //定义常数port_id 为5
5 字符串
字符串保存在reg类型的变量中，每个字符占用8位（一个字节），因此寄存器变量的宽度应足够大，以保证容纳全部字符。如果寄存器变量的宽度大于字符串的大小，则verilog用0来填充左边的空余位。如果寄存器变来那个的宽度小于字符串的大小，则verilog截去字符串最左边的位。
VerilogHDL语法基础
