湖南科技大学 信息与电气工程学院
《VHDL硬件描述语言课程设计报告》
题 目： 数字频率计 专 业： 通信工程 班 级： 一班 姓 名： 学 号： 指导教师： 胡仕刚
2015年 01月 04日
信息与电气工程学院 课程设计任务书
20 —20 学年第 学期
专业： 学号： 姓名： 课程设计名称： 设计题目：
完成期限：自 年 月 日至 年 月 日共 周 设计依据、要求及主要内容（可另加附页）：
指导教师（签字）： 批准日期： 年 月 日
目录
摘要 ................................................................................................................................................................. 1 引言 ................................................................................................................................................................. 2 第一章 概述 .................................................................................................................................................... 2 1.1 设计概述 ..................................................................................................................................................... 2 1.2课程设计的总体目标.................................................................................................................................. 2 1.3 设计内容 ..................................................................................................................................................... 2 1.4 设计原理 ..................................................................................................................................................... 2 1.5 设计功能 ..................................................................................................................................................... 3 第二章 数字频率计系统分析 ......................................................................................................................... 3 2.1数字频率计的设计任务及要求 .................................................................................................................. 3 2.2 模块的划分 ................................................................................................................................................. 3 2.3设计分析 ..................................................................................................................................................... 4 第三章 各功能模块基于VHDL的设计 ............................................................................................................ 4 3.1 时基产生与测频时序控制电路模块的VHDL源程序 ............................................................................... 4 3.2 待测信号脉冲计数电路模块的VHDL源程序 ........................................................................................... 5
3.2.1 十进制加法计数器的VHDL源程序 ................................................................................................... 5 3.2.2待测信号脉冲计数器的VHDL源程序 ................................................................................................ 6 3.3 锁存与译码显示控制电路模块的VHDL源程序 ....................................................................................... 7 3.3.1 译码显示电路的VHDL源程序........................................................................................................... 7 3.3.2 锁存与译码显示控制模块的VHDL源程序 ....................................................................................... 7 3.4 顶层电路的VHDL源程序 ........................................................................................................................... 8
第四章 数字频率计波形仿真 ......................................................................................................................... 9 4.1 时基产生与测频时序控制电路模块的仿真 ............................................................................................. 9 4.2 待测信号脉冲计数电路模块的仿真 ....................................................................................................... 10
4.2.1 十进制加法计数器的仿真 .............................................................................................................. 10 4.2.2待测信号脉冲计数器的仿真............................................................................................................ 10 4.3 锁存与译码显示控制电路模块的仿真 ................................................................................................... 10 4.3.1 译码显示电路的仿真 ...................................................................................................................... 11 4.3.2 锁存与译码显示控制模块的仿真 ................................................................................................... 11 4.4 数字频率计系统的仿真 ........................................................................................................................... 11
第五章 体会和建议 ...................................................................................................................................... 12 参考文献： .................................................................................................................................................... 13
摘要
本文介绍了一种自顶向下分层设计多功能数字频率计的设计方法。该频率计采用VHDL硬件描述语言编程以MAX+PLUSⅡ为开发环境，极大地减少了硬件资源的占用。数字频率计模块划分的设计具有相对独立性，可以对模块单独进行设计、调试和修改，缩短了设计周期。该数字频率计的测量范围为lHz～1MHz，响应时间小于等于15秒；其测试结果由4只七段数码管稳定显示，测量误差小于等于1％ 。仿真波形与分析结果表明，所设计的电路通过硬件仿真能够满足数字频率计的功能要求，具有理论与实践意义，实现了电子电路自动化的过程。数字频率计模块划分的设计具有相对独立性，可以对模块单独进行设计、调试和修改，缩短了设计周期。 关键词：VHDL 数字频率计 EDA MAX+PLUSⅡ
Abstract
This paper presents a top-down design of multi-layered design method of digital frequency meter. The frequency counter using VHDL hardware description language programming in MAX + PLUS Ⅱ for the development environment, greatly reducing the hardware resources of the occupation. Digital frequency meter module design division of the relative independence of the separate modules can design, debug and modify, shorten the design cycle. The digital frequency meter measurement range of lHz ~ 1MHz, response time of 15 seconds or less; the test results from the four seven-segment digital tube display stability, measurement error is less than equal to 1%. Simulation waveforms and analysis results show that the designed circuit simulation by hardware to meet the functional requirements of digital frequency meter of great theoretical and practical significance of the electronic circuit to achieve the automated process. Digital frequency meter module design division of the relative independence of the separate modules can design, debug and modify, shorten the design cycle.
Key words: VHDL Digital frequency meter EDA MAX+PLUSⅡ
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引言
数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生较大的延时，造成测量误差、可靠性差。随着可编程逻辑器件（CPLD）的广泛应用，以EDA工具为开发平台，利用VHDL（Very High Speed Integrated Circuit Hardware Description Language，超高速集成电路硬件描述语言）工业标准硬件描述语言，采用自顶向下（Top to Down）和基于库（Library-based）的设计，设计者不但可以不必了解硬件结构设计，而且将使系统大大简化，提高整体的性能和可靠性。
第一章 概述
1.1 设计概述
所谓频率，就是周期信号在单位时间（1s）里变化的次数。 本数字频率计的设计思路是： (1) 根据频率计的测频原理，可以选择合适的时基信号对输入被测信号脉冲进行计数，实现测频的目的。
(2) 根据数字频率计的基本原理，本文设计方案的基本思想是分为三个模块来实现其功能，即时基产生与测频时序控制电路模块、待测信号脉冲计数电路模块和锁存与译码显示控制电路模块，并且分别用VHDL对其进行编程，实现计数电路、锁存电路、显示电路等。
1.2课程设计的总体目标
（1）、本设计的任务是熟悉支持VHDL语言的软件，例如：MAX—PLUS2，ISP，FOUNDATION等，利用这一类软件使用VHDL语言进行设计。
（2）、熟悉数字电路及相关专业课程的基本知识并能联系具体程序
（3）、正确操作使用VHDL语言相关软件，能编译，调试，仿真VHDL语言程序 （4）、设计数字电路，编写程序，实现电路功能。
1.3 设计内容
分析数字频率计的功能，完成功能模块的划分，分别用VHDL语言完成底层模块的设计和以原理图的方法完成顶层模块的设计，分别对各个模块以及顶层模块进行仿真分析，最后在硬件开发平台上进行测试。
1.4 设计原理
众所周知，频率信号易于传输，抗干扰性强，可以获得较好的测量精度。因此，频率检测是电
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基于VHDL的数字频率计的设计
