实验一 原理图输入方式设计数字逻辑电路
一、实验目的：
1、 了解基本组合逻辑电路的原理及利用 Quartus II 软件进行设计的一般方法。 2、 熟悉 Quartus II 原理图输入法的设计流程，掌握编辑、编译和仿真的方法。 3、 掌握原理图的层次化设计方法。
4、 了解 Quartus II 软件的编程下载及引脚锁定的方法。 5、 了解 Quartus II宏功能模块的使用方法。 二、实验的硬件要求：
1、 EDA/SOPC实验箱。 2、 计算机。 三、实验原理
见附件《Quartus设计的一般步骤》、《元件例化和调用的操作步骤》、《QuartusII基于宏功能模块的设计》 四、实验内容：
1、 用原理图方式设计1位二进制半加器半加器。 新建一个工程“HalfAdder”，选择芯片“Cyclone III EP3C16Q240C8”，建立原理图如图1-1，保存为“HalfAdder.BDF”。
图1-1 半加器电路图
编译工程。
建立波形文件，对半加器电路分别进行时序仿真和功能仿真，其波形如下：
图1-2半加器时序仿真波形，注意观察输出延时，以及毛刺的产生原因
图1-3半加器功能仿真波形
2、 原理图层次化设计。
新建一工程，取名“FullAdder”；将上面设计的半加器“HalfAdder.BDF”复制到当前工程目录，并生成“符号元件”HalfAdder.BSF。
建立一个原理图文件，取名“FullAdder.BDF”，利用“符号元件”HalfAdder.BSF及其它元件设计全加器电路如下图：
图1-4 全加器电路图
用功能仿真测试全加器的逻辑功能。
图1-5 全加器功能仿真波形
图1-6是输入输出信号与FPGA连接示意图，图中用到了“拨档开关”作为输入，“LED显示模块”显示输出值。表1-1是本实验连接的FPGA管脚编号。
图1-6 输入输出信号与FPGA管脚连接示意图
表1-1 全加器用到的实验箱资源与FPGA管脚编号 信号名称 A B Ci S Co 实验箱I/O资源 K1 K2 K3 D1_2 D1_1 FPGA I/O名称 Pin_78 Pin_82 Pin_81 Pin_218 Pin_219 功能说明 全加器输入1 全加器输入2 来自低位的进位输入 和 进位输出
按表1-1绑定管脚，用开关K1、K2、K3输入A、B、Ci，用2个LED显示S和Co。将sof文件下载到FPGA中进行测试。
(完整版)实验一原理图输入方式设计数字逻辑电路
