这里会显示错误信息,错误原因,双击某个错误,下面会出现错误原因,也会在版图中高亮显示:
很明显,contact和poly1的边距太小,改后即可。再RunDRC完了之后应该还有7个错误,如下:
分别是说,poly1的面积小于14%,M1到M6的面积小于30%,这个需要在空余的地方增大他们的面积。M2-M6没有使用,我们这里就随便画了。其实这个可以到后面来处理,因为它不影响后面的LVS检查。我们也留在后面讲这个问题。
关闭DRC时,会提示保存runsetfile
点击yes,取个名字保存在DRC目录下就可以了。
DRC检查就是这样,现在进行LVS检查,LVS是原理图和版图对应的检查,看两者是否一致。点击Calibre的RunLVS。
同样,启动没有runsetfile,选择cancel打开如下:
装载rulesfile,选择lvs目录,还是强烈建议,在那inv目录下新建一个lvs目录,它将生成很多文件,也不要用drc目录。
同样在inputs标签中:
Layout选项中ExportfromLayoutviewer功能同上面相同。Netlist选项中第一次选中ExportfromLayoutviewer
Layout对应的是版图的信息,netlist是原理图的信息。
Outputs这里不改,RunControl像上面一样改成多核的。然后点击RunLVS。
发现有警告,双击警告信息,得到:
电压和地有问题。在setup里面选中LVSOption
填写如下,其他的不改。
再次运行RunLVS,得到:
警告没有了,而且会出现对勾和笑脸,如下:
LVS就结束了,退出时保存runsetfile。
然后就是要把前面几个的DRC错误改过来。
其实就是在空白的地方加POLY1和METAL1,记得在加完这两个后要进行DRC检查,因为可能加的时候违反了设计规则。然后加METAL2到METAL6就不要紧了。
这是加了金属层后的最后的版图,再进行DRC检查,结果就没有错误了,如下:
接下来进行PEX参数提取。点击Calibre的RunPEX。
加入PEX的rulesfile,tsmc公司提供的是calibre.rcx。这次的目录跟LVS目录相同,都是lvs文件夹,因为两个的部分文件可以共享。
上面是layout的。下面是netlist的。
如果是跟lvs同一个目录,则上面两个文件都已经生成了,Exportfromlayoutviewer和Exportfromschematicviewer就可以不选中了,这样节省了时间。
cadence入门教程 - 图文
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