图14
1.10 DDR/DDR2的VTT设计
当数据线地址线负载较重时，VTT的暂态电流峰值可达到3.5A左右，这种暂态电流的平均值为0A。一些情况下不需要VTT技术(并行端接)：
l 系统中有2个或更少的DDR
l 总线上需要的电流不是很高，中等左右 l 通过仿真验证不需要
VTT电压的产生一般用IC，vendor包括
如果选用了IC Regulator，推荐使用下面的原则：
l VTT用Rt端接地址/控制/命令信号线，端接数据信号组VTT=VDDQ/2 l VTT并不端接时钟信号线，时钟信号线使用前面说的差分端接技术 l VTT与VREF走线/平面在同一层，必须具有150mil的距离，推荐它们在不同层
l VTT走线/平面需要至少2个4~7uF的解耦电容，2个100uF的电容。具体放置位置是VTT的两个端点（at each end） l VTT表面走线宽度至少150mil，推荐250mil
l 上电时序：VTT开始上电必须在VDDQ之后，避免器件latch-up，推荐VTT和VREF同时上电。
l 如果走线要分支的话，建议使用T型分支。具体见下图。
图15
图16
以上部分主要是参考资料tn4614-Hardware Tips for Point-to-Point System Design Termination_Layout and Routing.pdf
2. Freescale 建议
2.1关于Signal Length Matching
信号长度匹配是关于时序特性的一个关键因素，DDR系统中的长度匹配要求如下图。
在该图中，Data strobe to clock 和
Address/command/control to clock的长度匹配没有给出确切的数值，在设计者无法仿真的情况下，具体数值可以参考本文在上面的描述。 2.2关于Clock Signal Group
具体的Layout Guide如下图，可以一目了然。
图18
图19
DDR2 Layout指导手册
