如果有必要的话，所有DDR的数据，地址，命令，控制线都是SSTL_2接口，DDR2的数据，地址，命令，控制线都是SSTL_18接口，要使用single-ended Parallel Termination，如上图。CKE也可以使用这种端接。 1.4 导线宽度和间距
导线间距和导线宽度S1，S2，S3的定义如下： l S1表示同一信号组内两相邻导线之间的间距 l S2表示不同信号组之间两相邻导线之间的间距 l S3表示导线的宽度
图5
导线宽度选择为：
图6
导线间距选择：
图7
说明：1，DQS一般布线的位置是数据信号组内同一信号组中DQ走线的中间，因此DQS与DQS之间的间距一般不提。 2，DQS与时钟信号线不相邻。
3，为了避免串扰，数据信号组与地址/命令/控制信号组之间的走线间距至少20mil，建议它们在不同的信号层走线。 4，时钟信号组走线尽量在内层，用来抑制EMI。 1.5 导线走线长度
所有DDR的差分时钟线CK与CK#必须在同一层布线，误差+-20mil(+-10mil最好)，最好在内层布线以抑制EMI。如果系统有多个DDR器件的话，要用阻值100~200ohm的电阻进行差分端接。
(1) 若时钟线的分叉点到DDR器件的走线长度<1000mil，要使用100~120ohm的差分端接，如下图：
图8
(2) 若时钟线的分叉点到DDR器件的走线长度>1000mil，要使用200~240ohm的电阻差分端接，因为两个200~240ohm的电阻并联值正好为100~120ohm。如下图所示。
图9
数据信号组的走线长度与时钟信号线的误差为+-500mil，组内同一信道的信号线走线误差为+-50mil(+-25mil)最好，从而可以得到，组内不同信道的走线误差为+-1000mil，相同信道的DQS一般走线在DQ中间。
地址线/命令/控制信号线与时钟信号走线的误差为+-400mil，组内走线误差为+-50mil
所有信号的走线长度控制在2inch(5cm)最好。 1.6 解耦电容
推荐使用低ESL(2nH)的电容，大小在0.01uF~0.22uF，其中0.01uF针对高频，0.22uF针对低频。
建议使用钽电容。相对于电解电容来说，虽然它比较贵，但它具有较好的稳定性，较长的使用周期。一般电解电容随着使用时间的加长，性能下降较多。 1.7 DDR的VREF
1.8 VREF Generator
对于较轻的负载(<4DDR器件)，可使用下图的方法：
图11
对于较重的负载(>4 DDR器件)，可使用IC来产生VREF。IC内部集成了两种电压VTT和VREF，其中VTT在重负载的情况下最高电流可达3.5A，平均电流为0A，VREF的电流比较小，一般只有3mA左右。
图12
1.9 VREF走线设计
图13
具体如下图所示：
DDR2 Layout指导手册
