Verilog HDL表达式--操作符逻辑关系操作的Verilog?HDL描述例子1
假设alpha=237，beta=0
regA= alpha && beta; // regA设置为0regB= alpha || beta; // regB设置为1
Verilog HDL表达式--操作符逻辑关系操作的Verilog?HDL描述例子2
a < size-1 && b != c && index != lastone
为了便于理解和查看设计，推荐使用下面的方法描述上面给出的逻辑操作
(a < size-1) && (b != c) && (index != lastone)
逻辑关系操作的Verilog?HDL描述例子3
if (!inword)也可以表示为：if (inword== 0)
按位操作符Verilog HDL表达式--操作符下表给出对于不同操作符按位操作的结果&（二元按位与）01xz^（二元按位异或）01xz~(一元非)0 1 x z0 0 0 00 1 x x0 x xx0 x xx0 1 x z0 1 x x1 0 x xx xxxx xxx1 0 x xVerilog HDL表达式--操作符|（二元按位或）01xz^~（二元按位异或非）01xz0 1 x z0 1 x x1 1 1 1x 1 x xx 1 x x0 1 x z1 0 x x0 1 xxx xxxx xxx如果操作数长度不相等, 长度较小的操作数在最左侧添0补位。例如：'b0110^'b10000，与如下式的操作相同：'b00110^'b10000，结果为'b10110。Verilog HDL表达式--操作符归约操作符
?归约操作符在单一操作数的所有位上操作，并产生1位结果。归约操作符有：?& (归约与)
?如果存在位值为0, 那么结果为0。?否则如果存在位值为x或z，结果为x。?否则结果为1。
第5章-Verilog HDL语法规范（第6讲）-5.6 - 图文
